Aktualności

Czytelnicy zaznajomieni z TSMC powinni wiedzieć, że gigant odlewniczy połączył swoje produkty opakowaniowe 2.5D i 3D pod jedną marką – „3D Fabric”.Zgodnie z oczekiwaniami, przyszli klienci będą korzystać z obu opcji, aby zapewnić gęstą, heterogeniczną integrację funkcji na poziomie systemu — na przykład montaż pionowy 3D „front-end” połączony z integracją „back-end” 2.5D.

Technicznie rzecz biorąc, integracja SoC 2.5D ze stosem pamięci HBM o wysokiej przepustowości „3D” jest już produktem złożonym.Jak pokazano powyżej, TSMC przewiduje w przyszłości bogatszą kombinację topologii, łącząc 3D SoIC z 2,5D CoWoS/Info w ramach bardzo złożonego, heterogenicznego projektu systemu.
Podobnie jak w przypadku demonstracji technologii procesowej na warsztatach, aktualizacja technologii pakowania jest bardzo prosta - pokazuje sukces jej planu działania i wymaga jedynie kontynuacji realizacji. Istnieje kilka konkretnych obszarów, które reprezentują nowe kierunki, które podkreślimy poniżej.
Na szczególną uwagę zasługuje inwestycja TSMC w zaawansowane centrum integracji systemów, które będzie obsługiwać produkty 3D Fabric, zapewniając pełne możliwości montażu i testowania produkcji.Według TSMC, pierwsza na świecie w pełni zautomatyzowana fabryka zaawansowanych opakowań 3D Fabric w Zhunan ma rozpocząć produkcję w drugiej połowie tego roku.
Dlaczego warto skoncentrować się na zaawansowanych opakowaniach
Zgodnie z powszechnym zrozumieniem, TSMC faktycznie zajmuje się działalnością odlewniczą.Jednak wkraczając w nowe stulecie, niezależnie od tego, czy jest to TSMC, Samsung, czy nawet Intel, wszyscy biorą zaawansowane opakowania jako główny cel pracy firmy.w wynikach.
Jak donosi semiwiki, prawo Moore'a nie jest już opłacalne w przypadku wielu innych zastosowań, zwłaszcza w przypadku integracji funkcji heterogenicznych, takich jak moduły wielochipowe (MCM) i system w pakiecie SiP itp. Technologia „Moore than Moore” pojawiła się jako alternatywa dla integracji dużej ilości logiki i pamięci, analogów, MEMS itp. w rozwiązanie (podsystem).Jednak te metody są nadal bardzo specyficzne dla klienta i wymagają znacznej ilości czasu i kosztów rozwoju.
Patrząc na historię rozwoju chipów, w rzeczywistości koncepcja zaawansowanego opakowania istnieje od dziesięcioleci.Kompromis poprzez łączenie różnych i zaawansowanych chipów w pakiet to jeden ze sposobów na postęp w projektowaniu chipów.Dziś pojęcie to określane jest czasem jako integracja heterogeniczna.Niemniej jednak, ze względu na koszty, zaawansowane opakowania są wykorzystywane głównie w zaawansowanych, niszowych zastosowaniach.
Ale to może się wkrótce zmienić.Ponieważ skalowanie układów scalonych jest tradycyjnym sposobem rozwijania projektów, zmniejsza różne funkcje chipa w każdym węźle i umieszcza je na chipie monolitycznym.Jednak skalowanie IC stało się dla wielu zbyt kosztowne, a korzyści na węzeł maleją.
Podczas gdy skalowanie pozostaje opcją dla nowych projektów, branża poszukuje alternatyw, w tym zaawansowanych opakowań.To, co się zmieniło, to fakt, że branża rozwija nowe zaawansowane rodzaje opakowań lub rozszerza istniejące technologie.
Motywacja do tworzenia zaawansowanych opakowań pozostaje taka sama.Zamiast upychać wszystkie funkcje chipa na tym samym chipie, podziel je i zintegruj w jeden pakiet.Mówi się, że zmniejsza to koszty i zapewnia lepsze plony.Kolejnym celem jest utrzymywanie żetonów blisko siebie.Wiele zaawansowanych pakietów przybliża pamięć do procesora, umożliwiając szybszy dostęp do danych z mniejszymi opóźnieniami.
Brzmi prosto, ale oto kilka wyzwań.Ponadto nie ma jednego rodzaju opakowania, który spełniałby wszystkie potrzeby.W rzeczywistości klienci chipów mają do czynienia z szeroką gamą opcji.Wśród nich: Fan-Out (zintegrowana matryca i komponenty w opakowaniu na poziomie wafla), 2.5D/3D (chipy umieszczone obok siebie lub jeden na drugim w opakowaniu) oraz 3D-IC: (pamięć układania na górze pamięci, układanie w stosy lub logika układania logicznego) stają się trzema powszechnymi wyborami.
Ponadto branża realizuje również koncepcję o nazwie Chiplets, która obsługuje technologię 2.5D/3D.Pomysł polega na tym, że masz do wyboru modułowe chipy lub chiplety w bibliotece.Są one następnie integrowane w pakiet i łączone za pomocą schematu połączeń typu die-to-die.
Po stronie TSMC, aby sprostać zapotrzebowaniu rynku na nowe wielochipowe rozwiązania w zakresie pakowania układów scalonych, współpracują oni również ze swoimi partnerami OIP w celu opracowania zaawansowanych technologii pakowania układów scalonych w celu zapewnienia ekonomicznych rozwiązań integracji wykraczających poza prawo Moore'a.
W 2012 roku firma TSMC wraz z Xilinx wprowadziła największą w tym czasie FPGA, składającą się z czterech identycznych chipów FPGA 28 nm zamontowanych obok siebie na krzemowym przejściówce.Opracowali także przelotki krzemowe (TSV), mikrowypukłości i warstwy redystrybucyjne (RDL), aby połączyć te elementy składowe.Na podstawie jego konstrukcji TSMC nazwało rozwiązanie do pakowania obwodów scalonych CoWoS (Chip-on-Wafer-on-Substrate).Ta oparta na blokach i obsługująca EDA technologia pakowania stała się de facto standardem branżowym dla projektów o wysokiej wydajności i dużej mocy.
TSMC ogłosiło technologię InFO (Integrated FanOut technology) w 2017 roku. Wykorzystuje folię poliamidową do zastąpienia krzemowego przekładki w CoWoS, zmniejszając w ten sposób koszt jednostkowy i wysokość opakowania, które są ważnymi kryteriami sukcesu aplikacji mobilnych.TSMC dostarczyło wiele projektów INFO dla smartfonów.
TSMC wprowadziło technologię system-on-a-chip (SoIC) w 2019 roku. Dzięki sprzętowi front-end (fab), TSMC może być bardzo precyzyjnie wyrównany, a następnie skompresowany za pomocą wielu miedzianych padów o wąskim rozstawie, aby jeszcze bardziej zminimalizować współczynnik kształtu, interkonekt pojemność i moc.
Te dwie technologie stopniowo przekształciły się w dzisiejszą tkaninę 3D.
Najnowsze aktualizacje na rok 2022
Jak pokazano powyżej, zgodnie z planem TSMC, ich technologie pakowania mają teraz 2,5D i 3D.Przyjrzyjmy się ich 2.5D.Według doniesień, TSMC ma teraz dwa rodzaje technologii pakowania 2.5D - „chip-on-wafer-on-substrate” (CoWoS: chip-on-wafer-on-substrate) i „zintegrowany fanout” (InFO: zintegrowany fanout) .(Zauważ, że na powyższym obrazku niektóre produkty InFO są reprezentowane przez TSMC jako „2D”.)
Kluczowym posunięciem dla obu technologii jest ciągłe rozszerzanie maksymalnego rozmiaru opakowania w celu zintegrowania większej liczby matryc (i stosów HBM).Na przykład wytworzenie warstwy łączącej na krzemowym interposerze (CoWoS-S) wymaga „zszywania” wielokrotnych naświetleń litograficznych — celem jest zwiększenie rozmiaru interposera o wielokrotność maksymalnego rozmiaru siatki.
Patrząc najpierw na CoWoS, TSMC CoWoS został rozszerzony o trzy różne technologie interposerów („wafle” w CoWoS), zgodnie z raportami:
1. CoWoS-S: Według TSMC w tym trybie pakowania stosowany jest przekładka krzemowa, oparta na istniejącej litografii krzemowej i przetwarzaniu warstwy redystrybucyjnej
▪️ Rozpoczęła masową produkcję od 2012 roku, do tej pory dostarczono ponad 100 produktów do ponad 20 klientów
▪️ Interposer integruje wbudowane kondensatory „wykopowe”
▪️ 3x maksymalny rozmiar siatki w fazie rozwoju – obsługuje konfiguracje projektowe z 2 dużymi SoC i 8 stosami pamięci HBM3 oraz eDTC1100 (1100nF/mm**2)
2. CoWoS-R: W tym trybie pakowania stosuje się organiczny podajnik wrzutowy, aby obniżyć koszty
▪️ Do 6 warstw redystrybucyjnych, 2um/2um L/S
▪️ 4x rozmiar maski, obsługuje jeden stos SoC i 2 stosy HBM2 w opakowaniu 55mmX55mm;W fazie rozwoju jest rozmiar maski 2.1X, 2 SoC i 2HBM2 w opakowaniu 85mmX85mm
3. CoWoS-L: Wykorzystuje małe krzemowe „mostki” włożone do organicznych przekładek dla połączeń o dużej gęstości między sąsiednimi krawędziami matrycy (podziałka 0,4um/0,4um L/S)
▪️ Rozmiar siatki 2X obsługuje 2 SoC 2023 z 6 stosami HBM2);
▪️ Czterokrotny rozmiar siatki w fazie rozwoju, aby obsłużyć 12 stosów HBM3 (2024)
TSMC podkreśliło, że współpracuje z grupą standardów HBM nad fizyczną konfiguracją wymaganą dla połączenia HBM3 do wdrożenia CoWoS.(W przypadku definicji stosów, wydaje się, że standard HBM3 określa następujące elementy: pojemność od 4 GB (4 matryce 8 Gb) do 64 GB (16 matryc 32 Gb); 1024-bitowy interfejs sygnałowy; przepustowość do 819 GB/s.) Nadchodzące konfiguracje CoWoS mają wiele stosów HBM3 zapewni ogromną pojemność pamięci i przepustowość.
Ponadto, przewidując wyższe zużycie energii w nadchodzących projektach CoWoS, TSMC bada odpowiednie rozwiązania w zakresie chłodzenia, w tym ulepszony materiał interfejsu termicznego (TIM) między chipem a obudową oraz przejście z chłodzenia powietrzem na chłodzenie zanurzeniowe.
Po wprowadzeniu CoWoS przyjrzyjmy się jego technologii pakowania INFO.
Zrozumiałe jest, że ta technika pakowania zamyka matrycę w epoksydowym „wafelku” po dokładnym zorientowaniu (stroną czołową do dołu) na tymczasowym nośniku.Do zrekonstruowanej powierzchni wafla dodawana jest warstwa redystrybucyjna.Wypukłości pakietu są następnie łączone bezpośrednio z warstwą redystrybucyjną.
Według TSMC pakiet firmy ma kilka topologii InFO_PoP, InFO_oS i InFO_B.
Jak pokazano na poniższym rysunku, InFO_PoP reprezentuje konfigurację pakiet w pakiecie, skupiającą się na integracji pakietu DRAM z podstawowym układem logicznym.Wybrzuszenia na górnej matrycy pamięci DRAM wykorzystują przelotki InFO (TIV), aby dotrzeć do warstwy redystrybucji.

TSMC podało, że InFO_PoP jest używany głównie na platformach mobilnych, a od wywiadu w 2016 r. wysyłka chipów w tym pakiecie przekroczyła 1,2 miliarda.Według TSMC, w obecnym trybie InFO_PoP, jego pakiet DRAM jest projektem niestandardowym, więc może być produkowany tylko w TSMC.W tym celu TSMC opracowuje alternatywną topologię InFO_B, która dodaje istniejący pakiet DRAM (LPDDR) na górze i umożliwia zewnętrznym producentom kontraktowym zapewnienie montażu.
InFO_oS (na substracie) może hermetyzować wiele matryc, a warstwa redystrybucyjna i jej mikrowypukłości są połączone z podłożem za pośrednictwem TSV.
Jest to technologia, która jest produkowana od ponad 5 lat i jest ukierunkowana na klientów HPC.Ze szczegółów technicznych opakowanie posiada 5 warstw RDL na podłożu o grubości 2um/2um L/S.Pozwala to na osiągnięcie przez podłoże większego rozmiaru opakowania, obecnie 110mm X 110mm.Według TSMC, firma planuje w przyszłości zapewnić większy rozmiar - 130um C4 pitch pitch
Jeśli chodzi o InFO_M, jest to zamiennik dla InFO_oS z wieloma matrycami opakowaniowymi i warstwami redystrybucyjnymi bez dodatkowego podłoża + TSV (zdolność opakowania < 500mm² i będzie produkowana w 2H2022).
Po wprowadzeniu opakowań 2.5D TSMC wkraczamy w ich świat opakowań 3D.Wśród nich jest technologia 3D pakiet w pakiecie o nazwie InFO-3D, która wykorzystuje mikrouderzone chipy pionowo zintegrowane z warstwami redystrybucyjnymi i TIV, ze szczególnym uwzględnieniem platform mobilnych.

Jak pokazano, TSMC ma również bardziej zaawansowaną rodzinę pakietów topologii 3D ułożonych pionowo, znanych jako „systemy na zintegrowanych chipach” (SoIC).Wykorzystuje bezpośrednie łączenie miedzi między matrycami, aby uzyskać bardzo dobry skok.
Według TSMC firma ma dwa produkty SoIC - „wafer-on-wafer” (WOW) i „chip-on-wafer” (COW).Topologia WOW integruje złożoną matrycę SoC na płytce, zapewniając strukturę kondensatora głębokiego rowu (DTC) dla optymalnego odsprzęgania.Bardziej ogólna topologia COW nakłada wiele matryc SoC.
Technologie procesowe odpowiednie do montażu SoIC przedstawiono w poniższej tabeli.

Według TSMC, wsparcie projektowe firmy 3DFabric obejmuje również 3Dblox.Jak pokazano w prawym górnym rogu powyższego obrazu 3D Fabric, TSMC przewiduje złożoną implementację projektu systemu w pakiecie, łączącą technologię 3D SoIC i 2.5D.

Jak wspomniano powyżej, ten przepływ projektowy jest bardzo złożony i wymaga zaawansowanych przepływów analizy termicznej, czasowej i SI/PI (które mogą również obsługiwać objętości danych modelu).Aby wesprzeć rozwój tych projektów na poziomie systemu, TSMC współpracowało z dostawcami EDA w ramach trzech głównych inicjatyw dotyczących przepływu projektów:
Pierwsza z nich obejmuje zastosowanie metod gruboziarnistych i drobnoziarnistych w celu udoskonalenia analizy termicznej.

Po drugie, giganci TSMC i EDA współpracują również nad hierarchiczną statyczną analizą czasu.Niech pojedyncza kostka będzie reprezentowana przez abstrakcyjny model, aby zmniejszyć złożoność wieloodcinkowej analizy danych.

Wreszcie, TSMC i gigant EDA współpracowali również z głupią dziewczyną zajmującą się projektowaniem front-endu.2 Aby przyspieszyć dział projektowania front-end złożonych systemów, TSMC wdrożyło również program o nazwie „3Dblox”.

Według TSMC celem planu firmy jest rozbicie całego fizycznego systemu opakowań na komponenty modułowe, a następnie ich integracja.Jak pokazano, kategorie modułów programu to: wypukłości / wiązania, przelotki, nasadki, przekładki i matryca.
Dzięki temu programowi moduły te zostaną zintegrowane z dowolną technologią pakowania SoIC, CoWoS lub INFO.
Na szczególną uwagę zasługuje fakt, że TSMC pracuje nad umożliwieniem projektom 3D Fabric korzystanie z różnych narzędzi EDA - to znaczy przy użyciu jednego narzędzia dostawcy EDA do ukończenia fizycznego projektu i (potencjalnie) przy użyciu produktu innego dostawcy EDA do obsługi analizy czasowej, Signal Analiza integralności/zasilania, analiza termiczna.
Wydaje się, że 3Dblox przeniósł koncepcję „przepływów referencyjnych” dla SoC na wyższy poziom, a TSMC napędza interoperacyjność między modelami i formatami danych dostawców EDA.Ogólna zdolność przepływu 3Dblox będzie dostępna w trzecim kwartale 2022 r. (Wstępne kroki — czyli automatyczne kierowanie sygnałów redystrybucji na InFO — będą pierwszą udostępnioną funkcją).
Oczywiście, ze względu na oczekiwany wzrost w konfiguracjach 2.5D i 3D, TSMC intensywnie inwestuje w rozwój zaawansowanych technologii pakowania i (zwłaszcza) nowe zakłady produkcyjne.Przejście ze stosu pamięci HBM2/2e na HBM3 przyniesie znaczne korzyści w zakresie wydajności w projektach systemów wykorzystujących technologię CoWoS 2.5.Klienci platformy mobilnej rozszerzą różnorodność wielochipowych projektów INFO.Przyjmowanie złożonych projektów 3DFabric łączących technologie 3D i 2.5D bez wątpienia również wzrośnie, wykorzystując wysiłki TSMC w zakresie „modularyzacji” elementów projektu w celu przyspieszenia partycjonowania systemu oraz ich wysiłki w celu umożliwienia korzystania z szerokiej gamy narzędzi/przepływów EDA..
Podstawy technologii pakowania
Zgodnie z definicją TSMC, front-endowe technologie układania chipów, takie jak CoW (chip-on-wafer) i WoW (wafer-on-wafer) są zbiorczo określane jako „SoIC”, czyli system zintegrowanych chipów.Celem tych technologii jest układanie razem chipów krzemowych bez używania „wybrzuszeń” widocznych w opcjach integracji zaplecza.Tutaj projekt SoIC w rzeczywistości tworzy interfejs wiązania, dzięki czemu krzem można umieścić na krzemie tak, jakby był pojedynczym kawałkiem krzemu.
Zgodnie z oficjalnym wprowadzeniem TSMC, platforma usługowa SoIC firmy zapewnia innowacyjną, front-endową technologię układania między układami 3D w celu reintegracji małych układów scalonych z podziałem na układy na układach (SoC).Ostateczny zintegrowany układ przewyższa oryginalny SoC pod względem wydajności systemu.Zapewnia również elastyczność integracji innych funkcji systemu.TSMC zauważyło, że platforma usługowa SoIC odpowiada na stale rosnące wymagania w zakresie przetwarzania, przepustowości i opóźnień w aplikacjach chmurowych, sieciowych i brzegowych.Obsługuje schematy CoW i WoW, które zapewniają doskonałą elastyczność projektowania podczas mieszania i dopasowywania różnych funkcji chipów, rozmiarów i węzłów technologicznych.
W szczególności technologia SoIC firmy TSMC jest bardzo potężną metodą układania wielu matryc w „bloki konstrukcyjne 3D” (znane również jako „chiplety 3D”).
Obecnie układy SoIC są w stanie obsłużyć około 10 000 interkonektów na milimetr kwadratowy przestrzeni między układami ułożonymi pionowo.Ale pogląd jest taki, że rozwija się to w kierunku 1 miliona interkonektów na milimetr kwadratowy.Entuzjaści 3D-IC szukali metody pakowania układów scalonych, która umożliwiłaby tak doskonałe połączenia, jeszcze bardziej zmniejszając współczynnik kształtu, usuwając ograniczenia przepustowości, upraszczając zarządzanie termiczne w stosach matryc i integrując z nimi duże, wysoce równoległe systemy.
Według TSMC jedną z zalet SoIC jest jego wydajność termiczna.Jednak wadą tych technologii SoIC jest to, że projekty ułożone w stos muszą być projektowane w połączeniu ze sobą.Jednak technologia mikrouderzeniowa, taka jak EMIB, działa w sposób, który technicznie może łączyć ze sobą szereg chipów.Dzięki technologiom SoIC, takim jak COW i WOWO, projekt jest ustalony od samego początku.
Mimo to TSMC chce poprawić swoje możliwości układania układów SoIC.Zgodnie z planami TSMC jest to kluczowa technologia dla ich przyszłościowej integracji, która wykracza poza dotychczasowe wdrożenie interposera lub układania chipów, ponieważ umożliwia układanie w stosy chipów krzemowych bez użycia mikrowypukłości, ale bezpośrednio. krzem jest wyrównany i połączony z chipem krzemowym.
Innym stosunkowo prostym rozwiązaniem w pakowaniu jest połączenie dwóch chipów krzemowych w jednym opakowaniu.Zazwyczaj odbywa się to za pomocą dwóch płytek krzemowych obok siebie, z wieloma połączeniami.Najbardziej znana większości z nich jest metoda przekładek, która umieszcza duży kawałek krzemu pod wszystkimi połączonymi ze sobą matrycami i jest szybszą metodą trasowania niż zwykłe układanie ścieżek przez pakiet PCB.
Podobnie, innym podejściem jest osadzenie przejściówki w PCB tylko po to, aby połączyć jedną konkretną kostkę z drugą (jest to, co Intel nazywa Embedded Multi-Die Interconnect Bridge lub EMIB).
Trzecim jest bezpośrednie układanie pionowe typu die-to-die, jednak ze względu na użycie mikrowypukłości między dwoma płytkami krzemowymi, różni się to od wspomnianej powyżej implementacji SoIC - SoIC wykorzystuje wiązanie.Praktycznie wszystkie wdrożenia w produktach TSMC w drugiej połowie roku są oparte na mikrowypukłościach, ponieważ pozwala to na lepsze mieszanie i dopasowywanie scenariuszy między różnymi chipami po wyprodukowaniu każdego chipa, ale nie uzyskuje się gęstości oferowanej przez SoIC ani przewagi mocy .
Dlatego nazywa się to zaawansowaną enkapsulacją „post-segmentową”.W ten sposób implementowane są procesory graficzne z funkcjami HBM.
Wiele procesorów graficznych obsługujących HBM ma jedną kość GPU, kilka kostek HBM, wszystkie umieszczone na przejściówce.GPU i HBM są produkowane przez różne firmy (można używać nawet różnych HBM), a krzemowe interposery mogą być wykonane gdzie indziej.Ten krzemowy interposer może być pasywny (nie zawiera logiki, tylko routing typu die-to-die) lub aktywny i może być zaprojektowany do lepszych połączeń sieciowych między chipami, jeśli jest to pożądane, chociaż oznacza to, że interposer zużywa energię.
Podobna do GPU strategia interposera TSMC nosiła w przeszłości nazwę CoWoS (chip-on-wafer-on-substrate).W ramach 3DFabric, CoWoS ma teraz trzy warianty, podzielone według implementacji:

Standard, który wszyscy znają, nazywa się CoWoS-S, gdzie S oznacza Silicon Interposer.Ograniczeniem CoWoS-S jest rozmiar interposera, zakończenie jest zwykle oparte na procesie produkcyjnym 65 nm lub podobnym.Ponieważ wstawki są monolitycznymi płytkami krzemowymi, muszą być wytwarzane w podobny sposób, a gdy wkraczamy w erę chipletów, klienci domagają się coraz większych wkładek, co oznacza, że ​​TSMC musi być w stanie je wyprodukować (i zapewnić wysoką wydajność).
Tradycyjne chipy są ograniczone rozmiarem siatki celowniczej, podstawowym ograniczeniem wewnątrz maszyny, rozmiarem jednej warstwy, którą można „zadrukować” na jednym egzemplarzu.Aby umożliwić tworzenie produktów o rozmiarach siatki, firma TSMC opracowała technologię interposera o rozmiarze wielu siatki, aby te produkty były większe.Na podstawie własnej mapy drogowej TSMC spodziewamy się, że wdrożenia CoWoS w 2023 r. będą około cztery razy większe niż siatka celownicza, co pozwoli na ponad 3000 mm2 aktywnej logiki krzemowej na produkt.
Pakiet InFO umożliwia chipowi „rozproszenie się”, aby dodać dodatkowe połączenia poza standardowym planem piętra SoC.Oznacza to, że chociaż obszar logiki chipa może być mały, chip jest większy niż obwód logiczny, aby pomieścić wszystkie niezbędne połączenia pinów.TSMC oferuje InFO od wielu lat, ale przy wsparciu 3DFabric będzie teraz oferować różne typy InFO związane z łącznością w pakiecie.
Technologia pakowania TMSC może być również łączona w tym samym produkcie.Wdrażając zarówno opakowania typu front-end (SoIC), jak i back-end (InFO), można wytworzyć nowe kategorie produktów.Firma wykonała taką makietę:

Na pierwszy rzut oka TSMC zaoferuje klientom więcej opcji pakowania w nadchodzących latach.Wydaje się, że ich głównym konkurentem w tej dziedzinie jest Intel, który był w stanie zaimplementować swoje technologie EMIB i Foveros w niektórych obecnych i przyszłych produktach.TSMC skorzysta na współpracy z większą liczbą projektów i klientów.