Aktualności

HOREXS jest jednym ze słynnych producentów PCB substratu IC w CHINACH, Prawie pcb używa do pakowania / testowania IC, montażu IC.

Firmy zajmujące się pakowaniem przygotowują swoje zaawansowane pakiety układów scalonych nowej generacji, torując drogę do nowych i innowacyjnych projektów układów scalonych.

Pakiety te obejmują nowe wersje technologii 2.5D / 3D, chiplety, fan-out, a nawet opakowania waflowe.Dany typ opakowania może mieć kilka odmian.Na przykład dostawcy opracowują nowe pakiety rozkładów z wykorzystaniem płytek i paneli.Jednym z nich jest połączenie fan-out z mostkami silikonowymi.

To zagmatwany krajobraz z mnóstwem modnych słów i zbyt wieloma opcjami.Niemniej jednak niektóre nowe technologie rozwijają się, podczas gdy inne wciąż znajdują się w laboratorium.Niektórzy nigdy nie wyjdą z laboratorium z powodów technicznych i kosztowych.

Zaawansowane opakowanie nie jest nowe.Przemysł od lat montuje skomplikowane matryce w pakietach.W tylko jednym przykładzie sprzedawca zintegruje układ ASIC i stos DRAM w zaawansowanym pakiecie, który zwiększy przepustowość pamięci w systemach.Ogólnie rzecz biorąc, te i inne zaawansowane pakiety są używane głównie w aplikacjach niszowych z wyższej półki ze względu na koszty.

Jednak ostatnio branża patrzyła na zaawansowane opakowania jako bardziej powszechną opcję w projektach chipów.Tradycyjnie, aby ulepszyć projekt, branża opracowuje układ ASIC lub system-on-a-chip (SoC).W tym celu zmniejszasz różne funkcje w każdym węźle i pakujesz je na monolitycznej kostce.Ale to podejście staje się coraz bardziej złożone i kosztowne w każdym węźle.Chociaż niektórzy będą nadal podążać tą ścieżką, wielu szuka alternatyw, takich jak zaawansowane opakowania.

Różnica polega na tym, że dostawcy opracowują nowe i bardziej wydajne pakiety.W niektórych przypadkach te zaawansowane pakiety naśladują nawet tradycyjny SoC przy niższych kosztach.Niektórzy nazywają te „wirtualnymi SoC”.

„Przez wiele lat główną ścieżką w branży do zwiększania funkcjonalności i wydajności było skalowanie węzłów oparte na integracji SoC” - powiedział Eelco Bergman, starszy dyrektor sprzedaży i rozwoju biznesowego w ASE.„Teraz, gdy branża wychodzi poza 16nm / 14nm, zaczynamy dostrzegać większe zainteresowanie dezagregacją matryc, czy to ze względu na wydajność i koszty, ze względów optymalizacji funkcjonalnej, czy też z powodów ponownego wykorzystania własności intelektualnej.Podział IC podsyca potrzebę integracji heterogenicznej.Jednak zamiast tej integracji zachodzącej na poziomie SoC, teraz jest ona napędzana technologią pakowania i jej zdolnością do tworzenia wirtualnych SoC z różnych kawałków krzemu ”.

W międzyczasie na niedawnej konferencji IEEE Electronic Components and Technology (ECTC), a także na innych wydarzeniach, firmy zajmujące się pakowaniem, organizacje badawczo-rozwojowe i uniwersytety przedstawiły mnóstwo artykułów, które stanowiły zapowiedź tego, co dalej w zaawansowanych opakowaniach.Zawierają:

SPIL, część ASE, opisał technologię fan-out wykorzystującą mostki krzemowe.Fan-out służy do integracji matryc w pakiecie, a mostki zapewniają połączenia między matrycami.

TSMC ujawniło więcej szczegółów na temat swojej technologii integracji 3D.Jedna wersja łączy pamięć i logikę w warstwowej architekturze 3D dla aplikacji obliczeniowych w pamięci.

GlobalFoundries zaprezentowało artykuł na temat opakowań 3D z wykorzystaniem nowych technik łączenia.Inne odlewnie też nad tym pracują.

MIT i TSMC przedstawiły referaty na temat opakowań waflowych.

Na ogół są to bardziej tradycyjne typy opakowań.Wiele z nich umożliwia tak zwane chiplety.Chiplety same w sobie nie są rodzajem opakowania.Zamiast tego są częścią architektury wielopłytkowej.W przypadku chipletów producent chipów może mieć w bibliotece menu modułowych matryc lub chipletów.Klienci mogą mieszać i dopasowywać chiplety oraz łączyć je za pomocą schematu połączeń „matryca do matrycy”.Chiplety mogą znajdować się w istniejącym typie opakowania lub w nowej architekturze.

Tworzenie fan-outów

Pakowanie układów scalonych jest ważną częścią procesu półprzewodnikowego.Zasadniczo, po tym, jak producent chipów przetworzy wafel w fabryce, matryce na waflu są krojone w kostkę i łączone w opakowanie.Opakowanie zawiera obudowę chipa, zapobiegając jego uszkodzeniu.Zapewnia również połączenia elektryczne z urządzenia do płytki.

Na rynku dostępnych jest wiele rodzajów opakowań, a każdy z nich jest przeznaczony do określonego zastosowania.Jednym ze sposobów segmentacji rynku opakowań jest typ połączenia międzysieciowego, który obejmuje połączenia drutowe, chipy typu flip-chip, opakowania na poziomie płytek (WLP) i przelotki silikonowe (TSV).Interkonekty służą do łączenia jednej kości z drugą.TSV mają najwyższą liczbę wejść / wyjść, a następnie WLP, flip-chip i wirebond.

Rys. 1: Technologia pakowania a zastosowanie.Źródło: ASE

Według TechSearch od 75% do 80% dzisiejszych opakowań opiera się na wiązaniu drutów, które jest starszą technologią.Opracowany w latach 50-tych XX wieku łącznik drutowy łączy jeden chip z innym chipem lub podłożem za pomocą cienkich drutów.Łączenie drutów jest stosowane w tanich starszych pakietach, pakietach średniej klasy i układaniu matryc pamięci.

Flip-chip to kolejny popularny interkonekt używany w wielu typach pakietów.W flip-chipie za pomocą różnych urządzeń na wierzchu chipa formuje się morze drobnych miedzianych guzków.Urządzenie jest odwracane i montowane na oddzielnej matrycy lub tablicy.Guzki lądują na miedzianych podkładkach, tworząc połączenie elektryczne.

W międzyczasie WLP pakuje matryce w formacie podobnym do opłatka.Dwa główne typy pakietów WLP to pakiety w skali chipowej (CSP) i fan-out.CSP jest czasami określany jako fan-in.

Pakiety fan-in i fan-out są używane w aplikacjach konsumenckich, przemysłowych i mobilnych.Rozwinięcie jest uważane za pakiet zaawansowany.W jednym przykładzie fan-out, kostka DRAM jest ułożona na szczycie układu logicznego w opakowaniu.

„Zaawansowane opakowania to szeroki wachlarz technologii, które pozwalają nam zmniejszyć opakowanie” - powiedział Cliff McCold, naukowiec z Veeco, podczas prezentacji w ECTC.„(Pakowanie na poziomie wafla) umożliwia nam tworzenie mniejszych dwuwymiarowych połączeń, które redystrybuują moc wyjściową matrycy krzemowej na większy obszar, umożliwiając wyższą gęstość we / wy, większą przepustowość i wyższą wydajność dla nowoczesnych urządzeń.Wadą pakowania na poziomie wafla jest to, że jest droższe niż klejenie drutem.Ale co ważne, umożliwia mniejsze paczki i mniejsze urządzenia, które mają kluczowe znaczenie dla nowoczesnych urządzeń mobilnych, takich jak smartfony ”.

Ogólnie rzecz biorąc, w przepływie wyrzucanym płytka jest przetwarzana w fabryce.Wióry na waflu są pokrojone w kostkę i umieszczane w strukturze podobnej do wafla, która jest wypełniona żywicą epoksydową.Nazywa się to odtworzonym waflem.

Następnie, za pomocą litografii i innego sprzętu, w związku powstają warstwy redystrybucyjne (RDL).RDL to miedziane metalowe linie połączeniowe lub ścieżki, które łączą elektrycznie jedną część opakowania z drugą.Poziomy RDL są mierzone za pomocą linii i przestrzeni, które odnoszą się do szerokości i wysokości śladu metalu.

Istnieje kilka wyzwań związanych z rozszerzaniem.Podczas przepływu struktura podobna do płytki jest podatna na wypaczanie.Następnie, gdy matryce są osadzone w mieszance, mają tendencję do poruszania się, powodując niepożądany efekt zwany przesunięciem matrycy.Ma to wpływ na wydajność.

Na ECTC Onto Innovation przedstawił artykuł na temat technologii, która może złagodzić przesunięcie matrycy.Onto opisał powiększenie punkt po miejscu i metodę korekcji theta poprzez regulację położenia uchwytu siatki w litograficznym steperze.Potencjalnie technologia może korygować błędy powiększenia do +/- 400 ppm, a błędy theta do +/- 1,65 mrad.

Są inne problemy.Drobne linie i odstępy RDL zmniejszają liczbę płyt CD dla połączeń wzajemnych lub przelotek w warstwach.Tak więc narzędzie litograficzne musi modelować mniejsze przelotki, co stwarza pewne wyzwania dla płyt CD.

Aby rozwiązać te problemy, Veeco i Imec przedstawili na ECTC artykuł na temat rozluźnienia płyt CD przelotek i tworzenia wydłużonych przelotek.„Ta zmiana projektu znacznie poprawia rozkład intensywności na obrazie lotniczym płytki dla przelotu, co zwiększa efektywne okno procesu” - powiedział McCold z Veeco.

W tym celu naukowcy wykorzystali stepper Veeco z soczewką obsługującą 0,16 do 0,22 apertury numerycznej (NA).System obsługuje długości fal i-line, gh-line lub ghi-line.W tym badaniu naukowcy wykorzystali i-line (365 nm) i 0,22 NA.

Więcej fan-outów

Niemniej jednak fan-out nabiera tempa.Amkor, ASE, JCET, Nepes i TSMC sprzedają pakiety fan-outów.Istnieją różne wersje fan-out.Ale we wszystkich przypadkach fan-out eliminuje potrzebę stosowania interposera używanego w technologiach 2.5D / 3D.W rezultacie fan-out jest podobno tańszy.

Fan-out jest podzielony na dwa obozy - standardową i wysoką gęstość.Skierowany do telefonów komórkowych i innych produktów, wentylator o standardowej gęstości zawiera mniej niż 500 wejść / wyjść.Wentylatory o dużej gęstości mają ponad 500 wejść / wyjść.

Oryginalna technologia fan-out nazywa się wbudowaną macierzą kulkową na poziomie płytki (eWLB).ASE, JCET i inne sprzedają pakiety eWLB o standardowej gęstości, chociaż rynek ten jest nieco statyczny.

W artykule na ECTC, JCET i MediaTek tchną nowe życie w eWLB, przedstawiając szczegóły dotyczące technologii zwanej FOMIP (Fan-out MediaTek Innovation Package).Zasadniczo, FOMIP wydaje się być pakietem eWLB o drobniejszym rozmiarze na podłożu.Pierwszy FOMIP pojawił się w 2018 roku, chociaż trwają prace nad opracowaniem wersji nowej generacji.

Technologia ta opiera się na tradycyjnym przepływie wentylacji, który jest określany jako proces polegający na pierwszym chipie.Wykorzystując również proces flip-chip, FOMIP składa się z 60 μm podziałki matrycy i 1 warstwy RDL z liniami 5 μm i odstępami 5 μm.

„Uważa się, że technologię FOMIP można dalej zastosować w znacznie drobniejszych konstrukcjach płytek matrycowych z zaawansowanym węzłem krzemowym, takich jak podziałka matrycy 40 μm z konstrukcją 2 μm / 2 μm LW / LS” - powiedział Ming-Che Hsieh, inżynier aplikacji na JCET, w prezentacji w ECTC.Inni przyczynili się do pracy.

W międzyczasie dostawcy nadal opracowują nowe pakiety rozszerzeń o dużej gęstości.Na przykład w ECTC ASE opisało więcej szczegółów na temat najnowszej wersji swojego hybrydowego pakietu fan-out.Ten pakiet, zwany Fan Out Chip on Substrate (FoCoS), może pomieścić 8 złożonych matryc o liczbie wejść / wyjść <4000.Obsługuje 3 warstwy RDL z linią / przestrzenią ≦ 2 µm / 2 µm.

ASE oferuje FoCoS w tradycyjnym procesie chip-first.W przepływie chip-last, RDL są opracowywane jako pierwsze, a następnie następują inne etapy procesu.Zarówno chip-first, jak i chip-last są opłacalne i używane w różnych aplikacjach.„Fan-out chip-last zwiększa wydajność i umożliwia wytwarzanie cienkich linii RDL;w związku z tym może wykorzystywać więcej wejść / wyjść w aplikacjach high-end ”- powiedział w artykule Paul Yang, który pracuje w centrum badawczo-rozwojowym w ASE.Inni przyczynili się do pracy.

ASE opisało również niektóre problemy produkcyjne związane z rozkładaniem ostatniego chipa i sposoby ich rozwiązania.Jak już wspomniano, wypaczanie płytek jest problematyczne i wpływa na wydajność.W niektórych przypadkach grubość i współczynnik rozszerzalności cieplnej (WRC) szklanego nośnika należą do problemów powodujących wypaczenie.

Aby uzyskać wgląd w wypaczanie płytek, ASE zastosowało technologię metrologiczną z trójwymiarową analizą elementów skończonych.ASE zastosowało cyfrową korelację obrazu (DIC), która jest bezkontaktową techniką pomiarową wykorzystującą wiele kamer.DIC ocenia przemieszczenia i naprężenia na powierzchniach i mapuje współrzędne.Korzystając z symulacji i DIC, ASE jest w stanie znaleźć optymalny zakres grubości nośnika szklanego i współczynnika CTE, aby poprawić wypaczenie.

W międzyczasie na ECTC, SPIL, część ASE, przedstawił artykuł na temat technologii Fan-Out Embedded Bridge (FOEB) dla chipletów.Używany w pakietach wieloukładowych, FOEB jest tańszy niż 2.5D.„FOEB to zintegrowany pakiet chiplet, który może integrować heterogeniczne matryce, takie jak GPU i HBM, lub homogeniczne zintegrowane urządzenia” - powiedział C. Key Chung, badacz ze SPIL, podczas prezentacji na ECTC.

Mostek to mały kawałek krzemu, który łączy jedną kostkę z drugą w pakiecie.Najbardziej godnym uwagi przykładem jest tutaj firma Intel, która opracowała technologię mostka krzemowego o nazwie Embedded Multi-die Interconnect Bridge (EMIB).

W przeciwieństwie do EMIB, które jest połączeniem typu die-to-die, mostki SPIL są osadzone w warstwach RDL w celu połączenia matryc.Niezależnie od tego, mosty są pozycjonowane jako alternatywa dla pakietów 2.5D korzystających z interposerów.

SPIL opracował pojazd testowy dla FEOB.Pojazd integruje matrycę ASIC i 4 matryce pamięci o dużej przepustowości (HBM).ASIC znajduje się w środku opakowania z dwoma HBM z każdej strony.

W warstwach RDL osadzone są cztery mosty.W sumie istnieją trzy warstwy RDL.Dwa to 10 μm / 10 μm dla zasilania i uziemienia, a jedno to 2 μm / 2 μm dla warstwy sygnałowej.„Ten pakiet chiplet umożliwia niemal monolityczne połączenia o krótkim zasięgu między matrycami.FOEB może mieć wiele warstw RDL i mostków krzemowych, które mają znacznie lepszą linię / przestrzeń dla połączeń ”- powiedział Chung.

Fan-out porusza się w innych kierunkach.W artykule w ECTC Amkor opisał nowy proces rozprowadzania w pierwszej kolejności RDL z łączeniem chip-to-wafer.Następnie w innym artykule A * STAR opisał antenę typu fan-out w pakiecie dla 5G.

Przejście z 2.5D do 3D

W high-endzie przemysł tradycyjnie używa 2.5D.W 2.5D matryce są ułożone na wierzchu interposera, który zawiera TSV.Interposer działa jako pomost między układami scalonymi a płytą, co zapewnia więcej wejść / wyjść i przepustowości.

W jednym przykładzie sprzedawca może dołączyć FPGA lub ASIC do HBM.W HBM matryce DRAM są układane jeden na drugim.Na przykład najnowsza technologia HBM2E firmy Samsung łączy w sobie osiem 16-gigabitowych pamięci DRAM klasy 10 nm.Matryce są połączone za pomocą 40000 TSV, co umożliwia transfer danych z prędkością 3,2 Gb / s.

2.5D zbliża logikę do pamięci, umożliwiając większą przepustowość w systemach.„Tradycyjnie zainteresowanie (ze strony tłumaczy) dotyczyło grafiki high-end” - powiedział Walter Ng, wiceprezes ds. Rozwoju biznesu w UMC.„Obecnie obserwujemy większe zainteresowanie wydajnymi rozwiązaniami dla przedsiębiorstw.Widzimy również zainteresowanie nietradycyjnymi obszarami ”.

Ale 2.5D jest drogie i zdegradowane do zaawansowanych aplikacji, takich jak sztuczna inteligencja, sieci i serwery.Dlatego branża szuka rozwiązań wykraczających poza 2.5D.Jedną z opcji jest wentylator o dużej gęstości.Ma mniej wejść / wyjść niż 2,5D, chociaż wypełnia lukę.

Układy 3D-IC przedstawiają inną opcję.3D-IC obejmuje architekturę wieloskładnikową wykorzystującą aktywne interpozery i / lub TSV.Chodzi o to, aby układać logikę w pamięci lub logikę na logice w pakiecie 3D.GlobalFoundries, Intel, Samsung, TSMC i UMC opracowują różne formy technologii 3D.

Architektury 3D można zintegrować z chipletami.Tutaj można mieszać i dopasowywać matryce lub chiplety z różnymi węzłami procesu w pakiecie.„Jesteśmy dopiero na wczesnym etapie wdrażania metody chiplet” - powiedział Ramune Nagisetty, dyrektor ds. Integracji procesów i produktów w firmie Intel.„W nadchodzących latach zobaczymy, jak będzie się rozwijał w typach wdrożeń 2,5D i 3D.Zobaczymy, jak rozwinie się w logikę i układanie pamięci oraz logikę i układanie logiczne. ”

Obecnie branża opracowuje lub dostarcza pakiety 2.5D / 3D, korzystając z istniejących schematów połączeń międzysieciowych.Matryce są układane w stosy i łączone za pomocą technologii interkonektów zwanej miedzianymi mikroprzepustkami i filarami.Uderzenia i słupki zapewniają małe, szybkie połączenia elektryczne między różnymi urządzeniami.

Najbardziej zaawansowane mikropompy / filary to maleńkie struktury o skoku 40 μm.Korzystając z istniejącego sprzętu, branża może wyskalować skok nierówności do 20 μm lub blisko niego.W takim przypadku przemysł potrzebuje nowej techniki, a mianowicie hybrydowego łączenia miedzi.

W łączeniu hybrydowym z miedzią wióry lub płytki są łączone za pomocą połączenia dielektryk-dielektryk, a następnie połączenie metal-metal.To trudny proces.Wady są jednym z największych problemów.

W międzyczasie TSMC pracuje nad technologią zwaną System on Integrated Chip (SoIC).Wykorzystując łączenie hybrydowe, technologia SoIC TSMC umożliwia tworzenie architektur podobnych do 3D.„Zintegrowany chip SoIC nie tylko wygląda jak (SoC), ale zachowuje się jak SoC pod każdym względem pod względem integralności elektrycznej i mechanicznej” - powiedział CH Tung, badacz z TSMC.

Na ECTC TSMC zaprezentowało artykuł na temat wersji SoIC o ultra-wysokiej gęstości.Ta wersja umożliwia wielowarstwowe układanie chipów 3D, tworząc to, co TSMC nazywa Immersion-in-Memory Computing (ImMC).W jednym przykładzie ImMC urządzenie może mieć trzy poziomy.Każdy poziom ma logikę i umiera pamięć.Warstwy są połączone za pomocą wiązania hybrydowego.

W międzyczasie GlobalFoundries pracuje również nad łączeniem hybrydowym wafli, umożliwiając tworzenie drobnych architektur 3D.Zademonstrował układanie matryc twarzą w twarz z podziałkami 5xn - 76m-yyc.„Przyszłe stosy będą miały mniejsze odstępy poniżej 2 μm i różne projekty powierzchni końcówek” - powiedział Daniel Fisher, główny inżynier ds. Opakowań w GlobalFoundries.

Nie cała akcja dotyczy wiązania hybrydowego.Podczas ECTC Brewer Science opisał trwały materiał wiążący o niskiej absorpcji wilgoci i wysokiej stabilności termicznej.Materiały są używane do zaawansowanych zastosowań związanych z klejeniem płytek.

„W niniejszej pracy wprowadzono nowy trwale klejący materiał wiążący do MEMS, obwodów scalonych 3D i opakowań na poziomie płytek” - powiedział Xiao Liu, starszy chemik w Brewer Science, podczas prezentacji.

W procesie spajania Brewera materiał jest powlekany wirowo na waflu.Opłatek jest pieczony.Oddzielny wafel nośny jest umieszczany na waflu i utwardzany w niskich temperaturach.Następnie dwie płytki są łączone.

Więcej opakowań

W międzyczasie startup AI Cerebras trafił niedawno na pierwsze strony gazet, kiedy wprowadził technologię wykorzystującą integrację na skalę płytek.To urządzenie na poziomie płytki z ponad 1,2 biliona tranzystorów.

Na ECTC TSMC zademonstrowało pakiet integracji systemu w skali półprzewodnikowej oparty na technologii fan-out o nazwie InFO.Technologia nazywa się InFO_SoW (System-on-Wafer).„InFO_SoW eliminuje użycie podłoża i PCB, służąc jako sam nośnik” - powiedział Shu-Rong Chun, główny autor artykułu z TSMC.

Tymczasem MIT opisał nadprzewodzące wieloukładowe moduły nadprzewodzące w skali 200 mm (S-MCM).Służy do łączenia wielu aktywnych układów nadprzewodzących w kriogenicznych systemach przetwarzania nowej generacji.

Wniosek

Nie wszystkie rozwiązania będą wymagały pakowania na skalę wafli.Ale wyraźnie klienci zaczynają baczniej przyglądać się zaawansowanym opakowaniom.

W opakowaniach jest więcej innowacji niż kiedykolwiek.Wyzwaniem jest znalezienie odpowiedniego opakowania w najkorzystniejszej cenie. Jedną z największych zalet produkcji podłoża IC jest cena, Zapraszamy do kontaktu z firmą Horexs w zakresie produkcji płyt PCB z podłożem IC. (Artykuł pochodzi z internetu)