Aktualności

Przemysł półprzewodników wzmaga swoje wysiłki w zakresie zaawansowanych opakowań, podejście, które staje się coraz bardziej rozpowszechnione dzięki nowym i złożonym projektom chipów.

Odlewnie, OSAT i inne wdrażają kolejną falę zaawansowanych technologii pakowania, takich jak 2.5D / 3D, chiplety i fan-out, i opracowują bardziej egzotyczne technologie pakowania, które obiecują poprawę wydajności, zmniejszenie mocy i skrócenie czasu rynek.Każdy typ opakowania jest inny i wiąże się z różnymi kompromisami.Tak jak poprzednio, ideą zaawansowanego pakowania jest złożenie złożonych matryc w pakiet, tworząc projekt na poziomie systemu.Jednak zaawansowane opakowania muszą sprostać pewnym wyzwaniom technicznym i kosztowym.

Zaawansowane opakowanie nie jest nowe.W branży od lat montuje się matryce w pakietach.Jednak zaawansowane pakiety były zwykle używane w aplikacjach z wyższej półki ze względu na koszty.

Obecnie jednak zaawansowane opakowanie staje się bardziej realną opcją do opracowania złożonego projektu chipa z kilku powodów.Zwykle, aby ulepszyć projekt, branża opracowuje system na chipie (SoC), wykorzystując skalowanie chipów, aby dopasować różne funkcje do pojedynczej monolitycznej matrycy.Jednak skalowanie staje się coraz trudniejsze i bardziej kosztowne w każdym węźle, a nie wszystkie korzyści ze skalowania.

Przykład: Intel, wieloletni zwolennik skalowania chipów, napotkał kilka opóźnień w procesie 10 nm z powodu różnych błędów produkcyjnych.Intel obecnie zwiększa swoje projekty 10 nm, ale ostatnio opóźnił 7 nm z powodu problemów z wydajnością.Chociaż firma obiecuje, że naprawi problem i będzie kontynuować skalowanie chipów, zabezpiecza również swoje zakłady, zwiększając wysiłki w zakresie pakowania.

Samsung i TSMC, dwaj pozostali wiodący producenci chipów, posuwają się naprzód dzięki skalowaniu chipów na poziomie 5 nm i dalej.Ale Samsung i TSMC, a także inne odlewnie, również zwiększają swoje wysiłki w zakresie pakowania.A OSAT, które świadczą usługi pakowania stron trzecich, nadal opracowują nowe, zaawansowane pakiety.

Zaawansowane opakowanie nie rozwiąże każdego problemu w projektowaniu chipów.Skalowanie wiórów nadal pozostaje opcją.Zmienia się jednak to, że nowe technologie opakowań są bardziej konkurencyjne.

„Pakowanie jest naprawdę kolejną fazą, aby osiągnąć to, co jest potrzebne, gdy preferencja zmniejszenia węzła nie jest już oczywistą opcją” - powiedział Kim Yess, dyrektor wykonawczy ds. Materiałów WLP w Brewer Science.„Architektury kreatywne mogą umożliwić dojrzałą produkcję na dużą skalę urządzeń aktywnych i pasywnych w taki sposób, aby wydajność była solidniejsza i niższy koszt posiadania”.

Żaden typ opakowania nie spełni wszystkich potrzeb.„Wybór zależy od aplikacji, która decyduje o tym, jak będzie wyglądać architektura opakowania.Wszystko zależy od tego, jaka ma być wydajność i jaki jest współczynnik kształtu urządzenia końcowego ”- powiedział Yess.

Tak więc dostawcy opracowują kilka typów.Oto niektóre z najnowszych technologii:

ASE i TSMC opracowują fan-out z mostkami krzemowymi.Fan-out służy do integracji matryc w pakiecie, a mostki zapewniają połączenia między matrycami.
TSMC opracowuje mostki krzemowe dla 2.5D, zaawansowanej technologii układania w stosy.
Kilka firm opracowuje chiplety, sposób na integrację matryc i łączenie ich w pakiet.Intel i inni opracowują nowe specyfikacje połączeń typu „die-to-die” dla chipletów.
Optical Internetworking Forum (OIF) opracowuje nowe specyfikacje typu „die-to-die” dla chipletów, umożliwiając nowe projekty komunikacji.

Dlaczego pakowanie?
Przez dziesięciolecia producenci chipów wprowadzali nową technologię procesową z większą gęstością tranzystorów co 18 do 24 miesięcy.W tym okresie sprzedawcy wprowadzili nowe chipy oparte na tym procesie, umożliwiając tworzenie urządzeń o większej gęstości tranzystorów i nowych produktów elektronicznych o większej wartości.

Jednak utrzymanie tej formuły w zaawansowanych węzłach staje się coraz trudniejsze.Chipy stały się bardziej złożone z mniejszymi funkcjami, a koszty projektowania i produkcji układów scalonych wzrosły w zawrotnym tempie.Jednocześnie kadencja w pełni skalowanego węzła wydłużyła się z 18 miesięcy do 2,5 roku lub dłużej.

„Jeśli porównać 45 nm do 5 nm, co ma miejsce dzisiaj, widzimy 5-krotny wzrost kosztu płytek.Wynika to z liczby etapów przetwarzania wymaganych do wykonania tego urządzenia ”- powiedział Ben Rathsack, wiceprezes i zastępca dyrektora generalnego TEL America.

Ze względu na rosnące koszty projektowania mniej producentów może pozwolić sobie na opracowywanie najnowocześniejszych urządzeń.Wiele układów nie wymaga zaawansowanych węzłów.

Jednak wiele projektów nadal wymaga zaawansowanych procesów.„Jeśli postępujesz zgodnie z prawem Moore'a, możesz pomyśleć, że skalowanie lub innowacje ustają.Szczerze mówiąc, to nieprawda.Liczba urządzeń i sposób ich propagacji rośnie w szybkim tempie ”- powiedział Rathsack.

Skalowanie pozostaje opcją w przypadku nowych projektów, chociaż wielu szuka alternatyw, takich jak zaawansowane opakowania.„Ta dynamika sprawia, że ​​coraz więcej klientów korzysta z większej liczby aplikacji, aby odkrywać alternatywne rozwiązania niż duże rozwiązania z pojedynczą matrycą na drogim, najnowocześniejszym krzemie” - powiedział Walter Ng, wiceprezes ds. Rozwoju biznesu w UMC.„Zawsze będziemy podążać w kierunku potrzeby bardziej złożonej funkcjonalności.Zwykle oznacza to większe żetony.Zawsze nam się to udawało dzięki możliwości migracji do następnego węzła technologicznego, który wiązał się z tymi samymi wyzwaniami dotyczącymi kosztów i mocy.Jesteśmy teraz w punkcie, w którym ta zdolność zaczyna być niewykonalna, a alternatywne rozwiązania stają się koniecznością.Zaawansowane rozwiązania opakowaniowe w połączeniu z innowacyjnymi podejściami do wzajemnych połączeń zapewniają niektóre z tych atrakcyjnych alternatyw.Musimy jednak pamiętać, że ekonomia chipów zadecyduje o ostatecznym wdrożeniu ”.

Pakowanie było przez dziesięciolecia refleksją.Po prostu zamknęła kostkę.W procesie produkcji producenci chipów przetwarzają wióry na płytce w fabryce.Następnie wióry są krojone w kostkę i składane w proste, konwencjonalne opakowania.

Konwencjonalne pakiety są dojrzałe i niedrogie, ale mają ograniczone parametry elektryczne i gęstość połączeń.W tym miejscu wpisuje się zaawansowane opakowanie. Zapewnia wyższą wydajność przy większej liczbie wejść / wyjść w systemach.

2.5D vs. fan-out
Na rynku dostępnych jest kilka zaawansowanych typów opakowań, takich jak 2.5D / 3D i fan-out.Oba typy zmierzają w kierunku większej liczby funkcji i wejść / wyjść, obsługując większe i bardziej złożone matryce.

Fan-out to technologia pakowania na poziomie wafla, w której matryce są pakowane w opłatek.W krajobrazie opakowań, fan-out pasuje do przestrzeni średniej i wyższej.Amkor, ASE, JCET i TSMC sprzedają pakiety fan-out.

W jednym przykładzie fan-out, kostka DRAM jest ułożona na chipie logicznym w pakiecie.To przybliża pamięć do logiki, umożliwiając większą przepustowość.

Pakiety fan-out składają się z matryc i warstw redystrybucyjnych (RDL).RDL to miedziane i metalowe interkonekty, które łączą elektrycznie jedną część pakietu z drugą.Poziomy RDL są mierzone za pomocą linii i przestrzeni, które odnoszą się do szerokości i wysokości śladu metalu.

Fan-out jest podzielony na dwa segmenty - standardowy i o dużej gęstości.Przeznaczony do zastosowań konsumenckich i mobilnych, wentylator o standardowej gęstości jest definiowany jako pakiet zawierający mniej niż 500 wejść / wyjść i RDL większych niż 8 μm linii i przestrzeni.Dostosowane do zaawansowanych aplikacji, wentylatory o dużej gęstości mają ponad 500 wejść / wyjść z RDL mniejszymi niż 8 μm linii i przestrzeni.

W high-endzie dostawcy opracowują fan-out z RDL na linii / przestrzeni 2μm i dalej.„Aby nadążyć za dzisiejszymi wymaganiami w zakresie przepustowości i wejść / wyjść, szerokości linii RDL i wymagania dotyczące skoku są coraz bardziej zmniejszane i są przetwarzane podobnie jak połączenia BEOL z wykorzystaniem obróbki miedzianej damascenowej, aby umożliwić mniejsze szerokości linii” - powiedział Sandy Wen, inżynier integracji procesów w Coventor , firma badawcza Lam Research na blogu.

Aby wykonać opakowania typu fan-out, matryce są umieszczane w strukturze przypominającej wafel przy użyciu żywicy epoksydowej.Tworzone są licencje RDL.Poszczególne matryce są wycinane, tworząc pakiet.

Fan-out ma pewne wyzwania.Umieszczone w mieszance matryce mogą się poruszać w trakcie procesu.Ten efekt, zwany przesunięciem matrycy, może wpływać na wydajność.

W pewnym momencie fan-out miał ograniczoną liczbę operacji we / wy.Teraz fan-out o dużej gęstości zmierza w kierunku większej liczby wejść / wyjść i wkracza na terytorium high-end utrzymywane przez 2,5D.

2.5D to zaawansowana technologia pakowania do sztaplowania matryc.Fan-out nie wyprze 2.5D.Ale fan-out jest tańszy, ponieważ nie wymaga interposera, takiego jak 2.5D.

Niemniej jednak, fan-out o dużej gęstości obsługuje coraz więcej i większe chipy, które wymagają większych pakietów.Zazwyczaj społeczność zajmująca się opakowaniami używa tutaj terminu „siatka”.Siatka lub maska, używana w produkcji chipów, jest wzorcowym szablonem projektu układu scalonego.Siatka może pomieścić matryce o rozmiarach do około 858 mm².Jeśli kostka jest większa, chipmaker przetworzy chip na więcej niż jednej siatce.

Na przykład duży chip może wymagać dwóch siatek (rozmiar siatki 2x).Następnie w procesie produkcji dwie siatki są opracowywane osobno i zszywane razem, co jest kosztownym procesem.

W międzyczasie TSMC wysyła pakiety rozłożone z siatką o rozmiarze 1,5 raza.„Naszym celem jest wprowadzenie rozmiaru siatki 1,7x do produkcji w czwartym kwartale tego roku” - powiedział Douglas Yu, wiceprezes ds. Zintegrowanych połączeń i opakowań w TSMC.„Siatka 2,5x zostanie zakwalifikowana do Q1 '21”.

Większe pakiety rozszerzeń dają klientom nowe opcje.Załóżmy, że potrzebujesz pakietu z pamięcią o dużej przepustowości (HBM).W HBM matryce DRAM są układane jeden na drugim, umożliwiając większą przepustowość w systemach.

HBM występuje głównie w zaawansowanych i drogich pakietach 2.5D.Teraz, przy większych rozmiarach pakietów, ASE i TSMC opracowują tańsze pakiety fan-out, które obsługują HBM.

Istnieją inne nowe opcje.ASE i TSMC opracowują fan-out z mostkami krzemowymi.Intel był pierwszą firmą, która opracowała mostki krzemowe.Znajdujący się w wysokiej klasy opakowaniach mostek to maleńki kawałek krzemu, który łączy jedną matrycę z drugą w pakiecie.Mosty są pozycjonowane jako tańsza alternatywa niż przejściówki 2,5D.

Mosty obiecują przynieść nową funkcjonalność do rozpowszechniania.Na przykład tradycyjny fan-out TSMC ma podziałkę 40 μm z 3 warstwami RDL w linii / przestrzeni 2 μm-2 μm.„Technologia mostka krzemowego TSMC może zmniejszyć lokalny skok do 25 μm, aby zaoszczędzić miejsce na chipie.Linia i przestrzeń RDL o wielkości 0,4 μm i 0,4 μm zapewniają znacznie wyższą gęstość połączeń międzysieciowych ”- powiedział Yu.

Tymczasem 2.5D nie znika.Niektórzy opracowują ogromne architektury urządzeń z większą liczbą wejść / wyjść.Na razie jedyną opcją jest 2.5D.

W 2.5D matryce są ułożone na wierzchu interposera, który zawiera przelotki silikonowe (TSV).Interposer działa jako pomost między chipami a płytą, co zapewnia więcej wejść / wyjść i przepustowości.

W jednym przykładzie sprzedawca może dołączyć układ FPGA z czterema kostkami HBM.W jednej kostce najnowsza technologia HBM2E firmy Samsung stawia na sobie osiem 16-gigabitowych pamięci DRAM klasy 10 nm.Matryce są połączone za pomocą 40000 TSV, co umożliwia transfer danych z prędkością 3,2 Gb / s.

Podobnie jak fan-out, 2,5D również się rozwija.Na przykład TSMC opracowuje most silikonowy dla 2.5D, który daje klientom więcej opcji.TSMC przygotowuje wersję siatki 1,5X (4 HBM) z rozmiarem siatki 3,0X (8 HBM) w R&D.

Podsumowując, 2.5D pozostaje opcją dla high-endu, ale fan-out wypełnia lukę.Jak więc wypada fan-out w porównaniu z 2,5D?W artykule ASE - który nazywa swoją technologię fan-out FOCoS - porównał dwa typy pakietów rozprowadzania (chip-first i chip-last) z 2.5D.Każdy pakiet składa się z ASIC i HBM.Celem było porównanie wypaczenia, naprężenia dielektrycznego o niskim k, naprężenia interposera / RDL, niezawodności połączenia i wydajności termicznej.

„Wypaczenie dwóch typów opakowań FOCoS jest niższe niż 2,5D ze względu na mniejsze niedopasowanie CTE między matrycą typu combo a podłożem do układania w stos” - powiedział Wei-Hong Lai z ASE w artykule.„Naprężenie (niskie-k) FOCoS zarówno dla pierwszego wióra, jak i ostatniego wióra jest niższe niż 2,5D”.

Miedź połączeniowa dla 2.5D miała mniejsze naprężenia niż fan-out.„2.5D, FOCoS chip-first i FOCoS-last chip mają podobną wydajność cieplną i wszystkie są wystarczająco dobre do zastosowań wymagających dużej mocy” - powiedział Lai.

Więcej opcji - chiplety, SiP
Oprócz 2.5D i fan-out klienci mogli również opracować niestandardowy zaawansowany pakiet.Opcje obejmują układy 3D-IC, chiplety, moduły wieloukładowe (MCM) i system w pakiecie (SiP).Technicznie nie są to typy pakietów.Są to architektury lub metodologie używane do tworzenia niestandardowego pakietu.

SiP to niestandardowy pakiet lub moduł, który składa się z funkcjonalnego systemu elektronicznego lub podsystemu, zgodnie z ASE.SiP obejmuje zestaw technologii w zestawie narzędzi, który może obejmować między innymi różne urządzenia, elementy pasywne i schematy połączeń międzysieciowych.Wybierając jedną z tych opcji, klient może opracować niestandardowy pakiet SiP, dostosowany do jego wymagań.

Chiplets to kolejna opcja.W przypadku chipletów producent chipów może mieć w bibliotece menu modułowych matryc lub chipletów.Chiplety mogą pełnić różne funkcje w różnych węzłach.Klienci mogą mieszać i dopasowywać chiplety oraz łączyć je za pomocą schematu połączeń „matryca z matrycą”.

Potencjalnie chiplety mogą rozwiązać poważny problem.W zaawansowanych węzłach matryca monolityczna jest duża i droga.Dzięki chipletom klienci mogą rozbić większą matrycę na mniejsze części, zmniejszając w ten sposób koszty i zwiększając wydajność.„Lubimy mówić, że chiplet rozbija monolityczną kość na części, a następnie wytwarza części, ale nadal funkcjonują one jako pojedyncza kość” - powiedział Jan Vardaman, prezes TechSearch International.

Istnieją inne korzyści.„Ostatecznie technologie pakowania mają na celu zwiększenie gęstości i zmniejszenie mocy, umożliwiając łączenie chipletów w pakiet o funkcjonalności dorównującej lub przekraczającej funkcjonalność monolitycznego SoC.Korzyści płynące z tego podejścia obejmują niższe koszty, większą elastyczność i krótszy czas wprowadzenia na rynek ”- powiedział w niedawnej prezentacji Ramune Nagisetty, dyrektor ds. Integracji procesów i produktów w firmie Intel.

Korzystając z metody chiplet, dostawcy mogą opracowywać układy 3D-IC lub MCM.MCM integrują matryce i łączą je w moduł.Układ 3D-IC może przybierać różne formy.Może obejmować układanie logiki w pamięci lub logikę w logice w pakiecie.

Intel opracował na przykład różne architektury podobne do chipletów.Firma posiada własne elementy do opracowania tych architektur, w tym własne bloki IP, mostki krzemowe i technologię połączeń międzysystemowych.

Rys. 1: Technologie 2.5D i 3D wykorzystujące mostek Intela i technologie Foveros.Źródło: Intel

Połączenie międzysystemowe ma kluczowe znaczenie.Łączy jedną kostkę z drugą w pakiecie.Każda kość składa się z bloku IP z fizycznym interfejsem.Jedna kość ze wspólnym interfejsem może komunikować się z drugą za pomocą przewodu o krótkim zasięgu.

Branża opracowuje kilka technologii interfejsów typu „od matrycy do matrycy” - Advanced Interface Bus (AIB), Bunch of Wires (BoW), CEI-112G-XSR i OpenHBI.

Grupa Open Domain-Specific Architecture (ODSA) opracowuje dwa z tych interfejsów - BoW i OpenHBI.OpenHBI to technologia połączeń typu „die-to-die” wywodząca się ze standardu HBM.BoW obsługuje różne pakiety.Obie są w dziale badań i rozwoju.

Technologia „die-to-die” firmy Intel nosi nazwę AIB.Intel opracowuje również chiplety lub kafelki zgodne z AIB.Firma opracowała 10 płytek, a 10 kolejnych jest w toku, takich jak nadajniki-odbiorniki, konwertery danych, fotonika krzemu i akceleratory uczenia maszynowego.

Podczas gdy Intel nadal wdraża elementy do opracowywania chipletów, inni producenci urządzeń również mogliby uzyskać technologię AIB i opracować podobną architekturę przy użyciu własnego adresu IP lub innej firmy.

Intel ma dostęp do AIB dla swoich produktów wewnętrznych.AIB jest również oferowany jako otwarta, bezpłatna technologia dla stron trzecich na stronie internetowej CHIPS Alliance.

Trwają prace nad nową wersją AIB.Konsorcjum branżowe CHIPS Alliance opublikowało niedawno projekt specyfikacji AIB w wersji 2.0.AIB 2.0 ma ponad sześciokrotnie większą gęstość pasma krawędzi niż AIB 1.0.

Jednak dla większości firm opracowanie architektur podobnych do chipletów jest dużym wyzwaniem.Możliwość uzyskania interoperacyjnych i przetestowanych chipletów od różnych dostawców jest nadal nieudowodnionym modelem.

Tutaj jest rozwiązanie.Na przykład Blue Cheetah Analog Design opracowuje generator dla AIB.Generator umożliwia podpisywanie gotowych niestandardowych bloków AIB w różnych procesach.„Dzięki wytwarzaniu niestandardowych bloków z prędkością jednego przycisku, generatory Blue Cheetah skracają czas wprowadzenia produktu na rynek i zmniejszają wysiłek inżynieryjny wymagany do wyprodukowania IP gotowego do nagrania na taśmę” - powiedział Krishna Settaluri, dyrektor generalny Blue Cheetah.

To nie rozwiązuje wszystkich problemów.Po pierwsze, chiplety wymagają znanych dobrych matryc.Jeśli jedna lub więcej matryc jest uszkodzonych w stosie, cały pakiet może zawieść.Dlatego dostawcy wymagają rozsądnej strategii produkcyjnej z dobrą kontrolą procesu.

„Ponieważ zaawansowane procesy pakowania stają się coraz bardziej złożone i mają mniejsze funkcje, potrzeba skutecznej kontroli procesu stale rośnie” - powiedział Tim Skunes, wiceprezes ds. Badań i rozwoju w CyberOptics.„Koszt awarii jest wysoki, biorąc pod uwagę, że te procesy wykorzystują drogie znane, dobre matryce”.

Więcej chipletów
W przypadku pakietów zaawansowanych dostawcy używają istniejących schematów połączeń międzysieciowych.W paczkach matryce są układane w stosy i łączone za pomocą miedzianych mikroprzepustek i filarów.Wypukłości / słupki zapewniają małe, szybkie połączenia elektryczne między różnymi urządzeniami.

Najbardziej zaawansowane mikroprzepustki / filary to małe struktury o rozstawach od 40 μm do 36 μm.Uderzenia / filary są opracowywane przy użyciu różnych urządzeń.Następnie matryce są układane w stos i łączone za pomocą spoiwa waflowego.

W tym celu przemysł wykorzystuje zgrzewanie termiczne (TCB).Spajacz TCB podnosi kostkę i dopasowuje nierówności do tych z innej kostki.

TCB to powolny proces.Ponadto wypukłości / filary zbliżają się do swoich fizycznych granic, gdzieś około 20 μm podziałów.

Tutaj właśnie wkracza nowa technologia zwana łączeniem hybrydowym. Nadal trwają prace badawczo-rozwojowe w zakresie pakowania, stosy i wiązania hybrydowe umiera za pomocą połączeń miedź-miedź.Zapewnia większą przepustowość przy niższej mocy niż istniejące metody układania w stos i łączenia.

Odlewnie opracowują kleje hybrydowe do zaawansowanych opakowań.TSMC, na przykład, pracuje nad technologią zwaną System on Integrated Chip (SoIC).Korzystając z wiązania hybrydowego, SoIC firmy TSMC umożliwia trójwymiarową architekturę chiplet w odstępach poniżej 10 μm.

Niedawno TSMC ujawniło swoją mapę drogową SoIC.Do końca roku SoIC wystartuje z obligacjami o wartości 9 μm, następnie 6 μm w połowie 2021 r. I 4,5 μm na początku 2023 r.

Przeniesienie wiązania hybrydowego z laboratorium do fabryki nie jest prostym procesem.„Główne wyzwania procesowe związane z hybrydowym wiązaniem miedzi obejmują kontrolę defektów powierzchni w celu zapobiegania powstawaniu pustek, kontrolę profilu powierzchni na poziomie nanometra w celu wsparcia solidnego styku podkładki hybrydowej oraz kontrolę wyrównania miedzianych podkładek na górnej i dolnej matrycy” - powiedział Stephen Hiebert, starszy dyrektor marketingu w KLA.

W międzyczasie inni również rozwijają chiplety.Na przykład w branży komunikacyjnej producenci OEM wykorzystują duże przełączniki SoC w sieci Ethernet w swoich systemach.SoC składa się z matrycy przełącznika Ethernet i SerDes na tym samym chipie.

„W miarę jak osiągamy wyższe prędkości, a litografia przenosi się na bardziej precyzyjne geometrie, struktury analogowe i cyfrowe nie skalują się tak samo” - powiedział Nathan Tracy, technolog i kierownik ds. Standardów branżowych w TE Connectivity.Tracy jest także prezesem OIF.

„Jeśli masz przełącznik, ma on część cyfrową.Następnie masz SerDes, serializator / deserializator, który zapewnia I / O dla chipa.To jest struktura analogowa.Nie skaluje się dobrze ”- powiedziała Tracy.

Ponieważ systemy zmierzają w kierunku szybszych szybkości transmisji danych, SerDes zajmuje zbyt dużo miejsca.W niektórych przypadkach funkcja SerDes jest oddzielana od większej matrycy i dzielona na mniejsze matryce lub chiplety.

Następnie wszystkie matryce są integrowane w MCM.Duży układ przełącznika znajduje się pośrodku, który jest otoczony czterema mniejszymi chipletami we / wy.

Tam właśnie mieszczą się standardy.OIF opracowuje technologię o nazwie CEI-112G-XSR.XSR łączy chiplety i silniki optyczne w MCM.

Wniosek
Oczywiście zaawansowane opakowania to szalony rynek z coraz większą liczbą nowych opcji.

To ważne dla klientów.Matryce monolityczne ze skalowaniem chipów nie znikną.Ale z każdym zakrętem staje się coraz trudniejsze i droższe. (Od Marka LaPedusa)