Wyślij wiadomość

Aktualności

March 11, 2021

Nowe aplikacje i wyzwania związane z opakowaniami

Zaawansowane opakowania odgrywają większą rolę i stają się bardziej realną opcją przy opracowywaniu nowych projektów chipów na poziomie systemowym, ale także oferują producentom chipów mylący wachlarz opcji, a czasami także wysoką cenę.

Motoryzacja, serwery, smartfony i inne systemy przyjęły zaawansowane opakowania w takiej czy innej formie.W przypadku innych zastosowań jest to przesada i wystarczy prostszy pakiet towarów.Mimo to zaawansowane opakowania szybko stają się atrakcyjną opcją dla wielu osób.Branża opracowuje nowe formy zaawansowanego pakowania lub unowocześnia istniejące technologie do szeregu zastosowań, takich jak 5G i AI.

Dojście do tego punktu zajęło branży lata.Składanie matryc w podstawowym pakiecie jest możliwe od dziesięcioleci.Jednak wraz z wyczerpywaniem się skalowania opakowanie otwiera zupełnie nowy zestaw opcji architektonicznych, które mogą poprawić wydajność, zmniejszyć moc i zwiększyć elastyczność projektów, dostosowując je zarówno do konkretnych rynków, jak i skracając czas wprowadzania ich na rynek.

Jednak żaden typ opakowania nie jest w stanie zaspokoić wszystkich potrzeb.Każda aplikacja jest inna i każda ma swoje własne, unikalne wymagania.W niektórych przypadkach zaawansowane opakowanie może nawet nie być właściwym rozwiązaniem.

Semiconductor Engineering zbadała korzyści i wyzwania związane z zaawansowanymi opakowaniami na czterech rynkach - serwerów, sprzętu sieciowego, inteligentnych okularów oraz wojskowych / lotniczych.Chociaż jest to tylko próbka możliwych zastosowań, zwraca uwagę na niektóre z głównych problemów i wyzwań związanych z opakowaniami, z którymi borykają się producenci chipów w przyszłości.

Według Yole Développement całkowity rynek opakowań IC był wart 68 miliardów dolarów w 2019 roku.Z tego, zaawansowany przemysł opakowaniowy wyniósł 29 miliardów dolarów w 2019 roku i oczekuje się, że wzrośnie o 6,6%, aby osiągnąć 42 miliardy dolarów w 2025 roku, według Yole.

Serwery
Zazwyczaj, aby rozwinąć najnowocześniejszy projekt, producenci urządzeń polegają na skalowaniu chipów.Celem jest umieszczenie większej liczby funkcji na monolitycznej matrycy w każdym nowym węźle procesu, przy czym nowy węzeł jest rozwijany mniej więcej co 18–24 miesiące.Jednak skalowanie staje się coraz trudniejsze i bardziej kosztowne w każdym węźle, a korzyści w zakresie ceny / wydajności maleją.Więc chociaż skalowanie będzie kontynuowane, nie wszystkie komponenty w systemie będą skalowane jednakowo.

„Tak naprawdę chodzi o ekonomię” - powiedział Walter Ng, wiceprezes ds. Rozwoju biznesu w UMC.„W najnowocześniejszych węzłach koszty płytek są astronomiczne, więc niewielu klientów i niewiele aplikacji może pozwolić sobie na wykorzystanie drogiej technologii procesowej.Nawet dla klientów, którzy mogą sobie pozwolić na taki koszt, niektóre rozmiary ich matryc zbliżają się do maksymalnego rozmiaru siatki.To oczywiście pociąga za sobą problemy z wydajnością, co z kolei jeszcze bardziej pogłębia problem kosztowy.Klienci chcą bardziej zoptymalizowanego rozwiązania technicznego, które zapewni bardziej opłacalne rozwiązanie biznesowe.Czas potrzebny na zaprojektowanie i zweryfikowanie dużego systemu na chipie (SoC) na krawędzi krwotoku jest również problemem dla wielu z perspektywy czasu wejścia na rynek. ”

W świecie serwerów wskazuje to zarówno na dezagregację - odciążanie funkcji, które nie wymagają lub nie korzystają z najbardziej zaawansowanej logiki cyfrowej - jak również na heterogeniczną integrację za pomocą szybkich połączeń typu „die-to-die”.Dostępnych jest wiele opcji, ale obecnie buzz dotyczy chipletów.

W przypadku chipletów, producent chipów może mieć menu modułowych matryc lub chipletów w bibliotece, z których nie wszystkie muszą być tworzone w tym samym węźle procesu.Generalnie projekt zawierający chiplety przypomina monolityczny SoC, ale jego opracowanie kosztuje mniej.

To wszystko brzmi dobrze na papierze, ale są pewne wyzwania.„To wyłaniające się środowisko.To nowy model.Nie ma wielu standardów, jeśli chodzi o interfejsy.Osoby, które jako pierwsze wdrożyły integrację chiplet, to zwykle firmy zintegrowane pionowo, które mogą kontrolować wszystkie elementy projektu, a zwłaszcza interfejsy ”- powiedział Eelco Bergman, starszy dyrektor ds. Rozwoju biznesowego w ASE, podczas prezentacji na niedawnej konferencji IMAPS2020.„Obecnie projekty chipletów będą w dużej mierze sterowane przez twórcę chipów, niezależnie od tego, czy będzie to IDM, czy dostawca fabless.Wraz z rozwojem branży i otwieraniem się ekosystemów zobaczysz tę zmianę ”.

Inni się zgodzili.„Zrozumienie projektu magistrali i specyfikacji interfejsu jest naprawdę krytyczne.Jeśli jest to sytuacja prawnie zastrzeżona, to z pewnością klient przejmie w niej wiodącą rolę.Tak będzie przez jakiś czas ”- powiedział Mike Kelly, wiceprezes ds. Integracji zaawansowanych pakietów i technologii w firmie Amkor podczas prezentacji.„Kiedy już ustalimy miejsce, w którym mamy wspólną architekturę magistrali, którą wszyscy rozumieją i która jest dobrze określona, ​​projekt może być bardzo elastyczny, niezależnie od tego, czy jest to firma zintegrowana pionowo, IDM czy OSAT”.

AMD, Intel i kilka innych wprowadziło architektury podobne do chiplet.Na przykład, zamiast dużej monolitycznej matrycy, najnowsza linia procesorów serwerowych AMD integruje mniejsze matryce w module, czasami nazywanym modułem wieloukładowym (MCM).Chipy są połączone za pomocą interkonektu typu die-to-die.

Określany jako projekt chipletu 2D, MCM firmy AMD zawiera zintegrowany układ we / wy i kontroler pamięci oparty na procesie 14 nm.Ta kość jest umieszczona pośrodku.Osiem matryc procesora 7 nm jest również wbudowanych w MCM.Po każdej stronie matrycy we / wy znajdują się cztery matryce procesora.

najnowsze wiadomości o firmie Nowe aplikacje i wyzwania związane z opakowaniami  0

Rys. 1: Proces serwerowy AMD EPYC z 8 rdzeniami i 1 matrycą I / O Źródło: AMD

W swoich liniach procesorów serwerowych AMD przeszło na podejście podobne do chipletu z kilku powodów.„W celu utrzymania wymaganego trendu wydajności 2X co dwa lata, będziemy potrzebować chipletów nie tylko do obsługi większej liczby tranzystorów z lepszą wydajnością, ale także do zmniejszenia całkowitej ilości krzemu w zaawansowanych węzłach” - powiedział Bryan Black, starszy pracownik AMD podczas prezentacji.

W przyszłości AMD planuje rozszerzyć swoje wysiłki MCM na froncie procesorów serwerowych.Planuje również opracować chiplety przy użyciu technik układania w stosy 3D.„Przechodząc do tworzenia stosów 3D, zaostrzymy wszystkie te wyzwania, nad którymi pracowaliśmy w 2D” - powiedział Black.

Zarówno projekty chipletów oparte na 2D, jak i 3D mają wiele takich samych wyzwań.- Chiplety nie są darmowe - powiedział Black.„Mają z tym związany koszt, zarówno koszt opakowania, jak i wzrost kosztu powierzchni matrycy.Nie możemy wziąć elementu monolitycznego o powierzchni 2X i podzielić go na dwie mniejsze kostki, każda o powierzchni zaledwie 1X.Komunikacja między nimi wiąże się z dodatkowymi kosztami, a także dodatkową logiką zasilania, dodatkową logiką koherencji, dodatkowymi kontrolkami taktowania, a także wydajnymi kontrolami testowymi.Mamy mnóstwo dodatkowej logiki sterowania oprócz narzutu komunikacji we / wy, który jest wymagany do połączenia tych dwóch matryc i sprawienia, by wyglądały jak jedna kostka, jak to tylko możliwe. ”

Ponadto pakiet wymaga matryc dających dobre plony, zwanych również znanymi dobrą kostką.Jedna zła kostka w opakowaniu może prowadzić do awarii produktu lub systemu.„We wszystkich matrycach występuje zmienność parametryczna.Mamy więc fundamentalny problem z testem i charakterystyką rozwiązań z wieloma matrycami.Niektórzy są powolni.Niektórzy są szybcy.Niektóre zużywają mniej lub więcej energii - powiedział Black.

Ciepło, dystrybucja mocy i niezawodność również stanowią wyzwanie w przypadku projektów opartych na chipletach.A jeśli pakiet zawiedzie, najważniejsze jest to, kto bierze na siebie odpowiedzialność.Czy jest to sprzedawca chipów, dostawca IP czy firma pakująca?

W tym celu branża opakowaniowa może uczyć się z przeszłych doświadczeń, szczególnie na wczesnych etapach 2,5D.W przypadku 2,5D matryce są układane w stos lub umieszczane obok siebie na górze przekładki.Interposer, który zawiera przelotki silikonowe (TSV), działa jako pomost między chipami a płytą.

We wczesnych stadiach 2.5D producenci urządzeń zmagali się z różnymi matrycami, problemami z integracją i wyzwaniami dotyczącymi wydajności.Jednak z biegiem czasu dostawcy pracowali nad problemami.

„Pamiętam, kiedy zaczęły się projekty 2.5D” - powiedział Kelly z Amkor.„Najważniejszą rzeczą, która pomogła nam, było uzyskanie do pewnego stopnia wydajności.W takim razie uporządkowanie kilku strat w zyskach, jakie miałeś, nie było wielkim wyzwaniem ”.

Jeśli matryca nie spełniała specyfikacji, sprzedawcy przeprowadziliby dogłębną analizę pierwotnej przyczyny urządzenia.Wymaga to solidnej strategii testowania.

Ten sam typ receptury można zaimplementować do integracji heterogenicznej przy użyciu chipletów.Tak jak poprzednio, krytyczne znaczenie ma rozwój matryc dających dobre plony.„Masz zamiar doprowadzić to do innej skrajności.Będziesz mieć więcej matryc i więcej połączeń lutowanych.Dopóki jednak Twój podstawowy proces montażu jest solidny, dyskusja nie będzie tak bolesna, jak w przypadku 2,5D ”- powiedział Kelly.

Rzeczywiście, opakowanie musi dawać dobre plony przy akceptowalnych kosztach.Ale gdy wystąpi awaria, wraca do dostawcy.„Ostatecznie to dostawca jest ostatecznie odpowiedzialny za produkt.Ale baza dostawców, która wspierała tego dostawcę chipów, jest po to, aby pomóc w procesie analizy awarii.Kiedy to zostanie zidentyfikowane, wtedy zobowiązania i obowiązki staną się znacznie jaśniejsze ”- powiedział Bergman z ASE.

Celem jest przede wszystkim zapobieganie awariom.To wymaga całościowego podejścia, zaczynając od projektu.„Na etapie projektowania ustalimy, co będzie najlepsze dla klienta” - powiedział Ken Molitor, dyrektor operacyjny Quik-Pak.„Wykonamy cały projekt pod klucz, w ramach którego projektujemy podłoże, wykonujemy je, a następnie opracowujemy spójny projekt.Następnie będziemy go montować.Istnieją pewne kamienie milowe (w trakcie tego procesu). To zwykle zmniejsza ryzyko po jego stronie i po naszej stronie ”.

Sprzęt sieciowy
Sprzedawcy sprzętu sieciowego stają przed wieloma takimi samymi wyzwaniami.Sieć to złożony system, który rozciąga się od biura domowego po chmurę.Aby sprostać tym rynkom, dostawcy sprzętu komunikacyjnego sprzedają różne systemy dla różnych części sieci.

Na przykład w jednej części sieci Cisco sprzedaje router dla dużych dostawców usług.Router kieruje siecią przy użyciu pakietów danych IP.Najnowszy router Cisco jest oparty na własnym, wewnętrznym układzie ASIC.Zbudowany w oparciu o proces 7 nm monolityczny układ ASIC firmy Cisco zapewnia przepustowość 12,8 Tb / s na tym samym chipie.

Cisco opracowuje również układy ASIC dla swoich innych produktów sieciowych.Inni dostawcy sprzętu komunikacyjnego również opracowują układy ASIC.

Sprzedawcy również badają lub wdrażają alternatywne podejścia z kilku powodów.W każdym węźle ASIC staje się większy i droższy.Zawiera również SerDes (serializator / deserializator), który zapewnia szybką komunikację chip-chip.

„Wymagania dotyczące skalowania przepustowości sieci skutkują zwiększeniem rozmiaru matrycy sieciowych układów ASIC z każdą generacją technologii” - powiedział podczas prezentacji Valery Kugel, starszy wybitny inżynier firmy Juniper.„(The) SerDes zajmuje dużą część obszaru ASIC”.

Są inne problemy.Układ ASIC składa się zarówno z bloków cyfrowych, jak i analogowych.Część cyfrowa korzysta ze skalowania, udostępniając więcej funkcji przy wyższych przepustowościach.Ale nie wszystko zyskuje na skalowaniu.

„Funkcja SerDes nie kurczy się.To jest struktura analogowa.Nie skaluje się dobrze ”- powiedział Nathan Tracy, technolog i menedżer ds. Standardów branżowych w TE Connectivity.Tracy jest także prezesem Optical Internetworking Forum (OIF), grupy zajmującej się normami branżowymi.

Istnieje kilka rozwiązań, w tym chiplety.Aby połączyć matryce w pakiet, OIF opracowuje standard interfejsu matrycy o nazwie CEI-112G-XSR.XSR łączy chiplety i silniki optyczne w MCM.Umożliwia przesyłanie danych z szybkością do 112 Gb / s przez łącze o krótkim zasięgu.XSR jest nadal w wersji roboczej.

Istnieje kilka sposobów implementacji chipletów i XSR w sprzęcie sieciowym.Na przykład duży układ ASIC jest podzielony na dwie mniejsze matryce, które są połączone za pomocą łącza XSR.

W innym przykładzie duży blok SerDes jest podzielony na cztery mniejsze kości I / O.Następnie w MCM ASIC znajduje się pośrodku, który jest otoczony czterema mniejszymi chipletami I / O.

najnowsze wiadomości o firmie Nowe aplikacje i wyzwania związane z opakowaniami  1

Rys. 2: Przykład przełącznika Ethernet SoC wymagającego bezpośredniej łączności.Źródło: Synopsys

Ponadto producent urządzeń mógłby zintegrować silniki optyczne z układem przełączającym ASIC w MCM.

„W branży jest dużo szumu na temat optyki w opakowaniach zbiorczych” - powiedział Tracy.„Mówię o możliwości odejścia od wtykowych transceiverów optycznych na przedniej łopatce przełącznika na rzecz zamontowania silnika optycznego bezpośrednio na przełączającym krzemie.Potrzebujesz szybkiego połączenia międzysieciowego małej mocy.Głównym tematem tej dyskusji jest rozwój XSR OIF. ”

Przyjęcie chipletów będzie zależało od aplikacji.W niektórych przypadkach układy ASIC nadal mają sens.Jest tu kilka czynników, takich jak koszt i wydajność.„Chodzi o zmniejszenie zużycia energii” - powiedział Tracy.

„Zastosowanie chipletów pozwala zmniejszyć rozmiar głównej matrycy tak, aby zmieścił się w granicach rozmiaru siatki.Ale większość układów scalonych nie jest ograniczona siatką.Więc ten argument działa tylko dla bardzo małej liczby układów scalonych.To mocny argument, który nie dotyczy większości projektów ”- twierdzi jeden z ekspertów.„Jeśli podzielisz projekt na dwie części, otrzymasz dwukrotnie większą liczbę kości na płytkę.Zakładając, że defekty „D” na wafel są względnie stałe, wówczas wydajność zmienia się z XD do 2X-D.Oczywiście zajmuje to dwa razy więcej matryc na opakowanie, więc efektywna wydajność to (2X-D) / 2 = XD / 2.Skutecznie zmniejszyłeś liczbę defektów o połowę kosztem bardziej złożonych dwóch matryc w porównaniu z jednym zestawem matryc.Ponieważ technologia pakowania wieloskładnikowego poprawia się z biegiem czasu, będzie to mniejszy problem ”.

Inteligentne okulary
Te rozwiązania mogą działać w przypadku sprzętu sieciowego, ale rynek konsumencki ma inne wymagania, szczególnie w przypadku nowych i pojawiających się produktów.

Na przykład w dziedzinie badań i rozwoju kilka firm opracowuje inteligentne okulary nowej generacji lub okulary AR / VR.Wirtualna rzeczywistość (VR) pozwala użytkownikom doświadczyć wirtualnych środowisk 3D.Rzeczywistość rozszerzona (AR) pobiera obrazy generowane komputerowo i nakłada je na system.

Jeśli technologia działa, okulary AR / VR mogą być używane do wyszukiwania danych, rozpoznawania twarzy, gier i tłumaczenia językowego.Mogą również wyświetlać prezentację lub klawiaturę na powierzchni.

„[AR / VR] i ich warianty urządzeń są dopiero na początku ich drogi do stania się platformą obliczeniową nowej generacji” - powiedział Chiao Liu, dyrektor i naukowiec w Facebook Reality Labs, w artykule na zeszłorocznym IEDM.

Opracowanie użytecznej i niedrogiej pary inteligentnych okularów nie jest prostym zadaniem.Produkty te wymagają nowych chipów, wyświetlaczy i interfejsów o małej mocy.W tych okularach programy są aktywowane za pomocą głosu, wzroku i ruchów głowy / ciała.Wszystkie te technologie muszą być bezpieczne.

„Będziemy potrzebować radykalnych ulepszeń we wszystkich dziedzinach” - powiedział Ron Ho, dyrektor ds. Inżynierii układów scalonych w Facebooku, podczas prezentacji na IMAPS2020.„Potrzebuję znacznie większej wydajności w stosunku do mocy, niż jestem w stanie utrzymać w dzisiejszych systemach.Ogólnie rzecz biorąc, muszę działać szybciej i mieć mniejsze opóźnienia ”.

Aby umożliwić inteligentne okulary w odpowiedniej obudowie, kluczowe znaczenie ma opakowanie IC.„Muszę zarządzać pakietami, które umożliwiają takie rzeczy, jak zwiększona wydajność i mniejsze opóźnienia” - powiedział Ho.„Nie można zmusić chipów do przejścia przez wielocalowy ślad i spalenia dużej ilości mocy na PCIe.Ale raczej pakujesz je razem i umieszczasz obok siebie.A dzięki TSV mają znacznie większą przepustowość i wyższą wydajność połączeń. ”

Na IEDM Facebook ujawnił kilka wskazówek na temat swoich okularów AR / VR, które są w fazie badań i rozwoju.W artykule Facebook nakreślił rozwój technologii interfejsu widzenia komputerowego dla okularów AR / VR.Podstawową technologią jest zaawansowany czujnik obrazu CMOS.

Czujniki obrazu CMOS zapewniają funkcje aparatu w smartfonach i innych produktach.Ale standardowe czujniki obrazu nie są odpowiednie dla okularów AR / VR.Wymagane są czujniki obrazu zoptymalizowane pod kątem percepcji maszynowej z zaawansowanym opakowaniem.W artykule Facebook opisał trójwarstwowy czujnik obrazu.Pierwsza warstwa to czujnik obrazu z jednostką przetwarzającą, następnie procesor agregujący, a następnie platforma obliczeniowa w chmurze.

Facebook wspomniał również o hybrydowym wiązaniu miedzi.W tym celu matryce są układane w stos i łączone za pomocą techniki łączenia dyfuzyjnego miedź-miedź.Nie jest jasne, czy Facebook pójdzie tą drogą, ale łączenie hybrydowe jest znaną technologią w świecie czujników obrazu.

Wojsko / lotnictwo
W międzyczasie Departament Obrony Stanów Zjednoczonych przez dziesięciolecia uznawał, że technologia chipów ma zasadnicze znaczenie dla przewagi wojskowej Stanów Zjednoczonych.W przypadku różnych systemów społeczność obronna używa chipów zarówno w zaawansowanych, jak i dojrzałych węzłach.Pakowanie jest również krytyczną częścią równania.

Wojsko / lotnictwo obejmuje wielu klientów o różnych wymaganiach, chociaż istnieją tutaj pewne wspólne tematy.„Obsługujemy wiele różnych sektorów” - powiedział Molitor z Quik-Pak.„Obsługujemy przemysł mil / aero.Programy mil / aero są zwykle długotrwałe.Są przyzwyczajeni do pracy z komponentami, które muszą działać przez 20 do 30 lat ”.

Klienci Mil / Aero stają przed innymi wyzwaniami.Podobnie jak w przypadku sektora komercyjnego, koszt opracowania zaawansowanych układów scalonych jest drogi, ale korzyści maleją w każdym węźle.Ponadto wolumeny są stosunkowo niskie dla społeczności zajmującej się obronnością.

Czasami społeczność zbrojeniowa korzysta z odlewni spoza Stanów Zjednoczonych, aby uzyskać zaawansowane chipy, ale woli korzystać z dostawców na lądzie ze względów bezpieczeństwa.Klienci Mil / Aero chcą zaufanego i pewnego łańcucha dostaw zarówno w zakresie chipów, jak i opakowań.

Niemniej jednak Departament Obrony poszukuje alternatywnych podejść poza skalowaniem chipów, a mianowicie integracji heterogenicznej i chipletów.

Na przykład Intelowi niedawno przyznano nowy kontrakt na nowy projekt chipletu DoD, zwany programem State-of-the-Art Heterogeneous Integration Prototype (SHIP).Zgodnie z planem Intel utworzył nowy podmiot komercyjny w USA wokół chipletów.Ten program zapewnia klientom dostęp do możliwości pakowania firmy Intel, w tym DoD i społeczności związanej z obronnością.

Program SHIP składa się z różnych części.Podczas gdy Intel wygrał cyfrową część programu, Qorvo otrzymało nagrodę za część RF projektu SHIP.W ramach tego projektu Qorvo utworzy centrum projektowania, produkcji i prototypowania heterogenicznych opakowań RF w Teksasie.Centrum to będzie służyło przede wszystkim społeczności obronnej.

Qorvo nie jest nowością w mil / aero.Dostawca urządzeń RF i innych produktów od lat świadczy zarówno usługi odlewnicze, jak i pakujące dla sektora mil / aero i komercyjnego.Firma opracowuje urządzenia oparte na azotku galu (GaN), arsenku galu (GaAs) i innych procesach.

W mil / aero wymagania dotyczące opakowań zmieniały się na przestrzeni lat.„Kiedy wiele lat temu zacząłem pracować dla Qorvo, nikt nie chciał, abyśmy wysyłali im zapakowane części.Mil / aero chciał gołej śmierci ”- powiedział Dean White, dyrektor ds. Strategii rynku obronnego i lotniczego w Qorvo.„Widzieliśmy, jak rynek zmienia się z rynku wojskowo-lotniczego, który jest gołą matrycą, do opakowań i integracji opakowań.Opakowanie jest bardziej ekologiczne niż przed laty.Wykonujemy wiele opakowań dla mil / aero w różnych pakietach, w zależności od poziomów mocy, rozpraszania ciepła i odporności na wibracje. ”

W ramach programu SHIP Qorvo będzie świadczyć usługi pakowania heterogenicznego przy użyciu urządzeń opartych na GaN, GaAs i krzemie.Celem jest spełnienie tego, co DoD nazywa SWAP-C, akronimem określającym wymagania dotyczące rozmiaru, wagi, mocy i kosztów pakietów w różnych zastosowaniach, takich jak systemy radarowe z układem fazowanym, pojazdy bezzałogowe, platformy walki elektronicznej i satelity.

Program SHIP jest nastawiony na pakowanie, chociaż Qorvo zapewni punkt kompleksowej obsługi.Będzie nadal świadczyć usługi odlewnicze i pakujące dla klientów mil / aero.„Tworzymy go na wzór naszego modelu odlewni.Używamy tego samego rodzaju modelu otwartego dostępu.A to byłaby usługa.Możesz zaprojektować w naszej odlewni.A potem możesz powiedzieć: „Czy możesz wziąć te części i zapakować je w paczkę?”.Jest to więc uzupełnienie lub rozszerzenie naszych obecnych możliwości ”- powiedział White.

Tymczasem mil / aero wymaga niestandardowych prac.Każdy klient może mieć różne wymagania dotyczące pakowania i różne wyzwania.

Weźmy na przykład RF.„Jednym z wyzwań, jakie napotykacie w społeczności RF, jest to, że po umieszczeniu urządzenia w paczce zmienia się to wydajność RF” - powiedział White.„Musisz zaprojektować swoje chipy i MMIC tak, aby pasowały do ​​tych pakietów i działały jak najbliżej ich pierwotnie zamierzonej wydajności”.

Mając to na uwadze, opracowanie modelu chipletów wokół RF jest łatwiejsze do powiedzenia niż do wykonania.„(SHIP) ma używać GaN, GaAs i krzemu.Wszystkie będą również zintegrowane w tych heterogenicznych pakietach ”- powiedział White.„Im wyższa częstotliwość, tym trudniejsze staje się wykonanie projektu typu chiplet.To jeden z obszarów, które badamy w ramach SHIP.Robi to, co rząd nazwałby projektem typu chiplet.A to nie zostało jeszcze do końca zdefiniowane ”.

Wniosek
Istnieje wiele innych rynków, od których oczekuje się, że będą dążyć do bardziej heterogenicznej integracji.Według firmy, tanie komputery Mac firmy Apple przechodzą na opracowany wewnętrznie procesor M1, który integruje rdzenie procesora, grafikę i mechanizm uczenia maszynowego w „dostosowanym pakiecie”.

To też dopiero początek.Pojawiają się nowe możliwości pakowania na innych rynkach, takich jak 5G, sztuczna inteligencja, urządzenia mobilne i wiele wyzwań, którym trzeba sprostać.Ale wydaje się, że nie brakuje okazji, aby utrzymać przemysł zajęty, pośród nowych i monumentalnych zmian zachodzących na rynku. (Od Marka LaPedusa)

Szczegóły kontaktu