Aktualności

Technologia może stać się dobrze znana ze stosunkowo wąskiej dziedziny zawodowej.Są przyczyny historyczne i nierozerwalnie związane z promocją znanych firm.To Apple dostarcza społeczeństwu SiP, a zaawansowane opakowania mogą przyciągnąć powszechną uwagę.Ponieważ TSMC (TSMC).
Apple powiedział, że mój zegarek i Watch korzysta z technologii SiP i od tego czasu SiP jest szeroko znany;TSMC powiedziało, że oprócz zaawansowanej technologii chcę również zajmować się zaawansowanymi opakowaniami, a zaawansowane opakowania są wymieniane przez branżę jako mające ten sam ważny status, co zaawansowana technologia.
wizerunek
W ostatnich latach nadal pojawiały się zaawansowane technologie pakowania, a nowe terminy pojawiały się jeden po drugim, sprawiając, że ludzie byli trochę olśniewający.Obecnie istnieje co najmniej kilkadziesiąt zaawansowanych nazw związanych z opakowaniami, które można wymienić.
Na przykład: WLP (pakiet poziomu wafla), FIWLP (pakiet poziomu wafla wachlarzowego), FOWLP (pakiet poziomu wafla z wentylatorem), eWLB (wbudowana macierz BallGrid na poziomie płytki), CSP (pakiet skali chipów), WLCSP (poziom płytki półprzewodnikowej) Chip) Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate) , HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC , SoIC, X-Cube ... itd ... To wszystko są zaawansowane technologie pakowania.
Jak odróżnić i zrozumieć te olśniewające, zaawansowane technologie pakowania?Oto, co ten artykuł powie czytelnikowi.
Przede wszystkim, aby ułatwić rozróżnienie, dzielimy zaawansowane opakowania na dwie kategorie: ① Zaawansowana technologia pakowania oparta na rozszerzaniu płaszczyzny XY, głównie poprzez RDL do przedłużania i łączenia sygnału;② Zaawansowana technologia pakowania oparta na przedłużeniu osi Z, głównie poprzez TSV, umożliwia rozszerzenie i połączenie sygnału.

Zaawansowana technologia pakowania oparta na przedłużeniu płaszczyzny XY
Płaszczyzna XY odnosi się tutaj do płaszczyzny XY płytki lub chipa.Charakterystyczną cechą tego typu opakowań jest to, że przez krzem nie przepływa TSV.Metoda lub technologia rozszerzania sygnału jest realizowana głównie przez warstwę RDL.Zwykle nie ma podłoża, a okablowanie RDL jest przymocowane do silikonowego korpusu chipa lub przymocowane do listwy.Ponieważ produkt końcowy nie zawiera podłoża, ten typ opakowania jest stosunkowo cienki i jest obecnie szeroko stosowany w smartfonach.

1. FOWLP

FOWLP (Fan-out Wafer Level Package) to rodzaj WLP (Wafer Level Package), więc najpierw musimy zrozumieć pakiet WLP na poziomie wafla.
Przed pojawieniem się technologii WLP tradycyjne etapy procesu pakowania były wykonywane głównie po pokrojeniu w kostkę i wykrojniku.Opłatek został najpierw pokrojony w kostkę, a następnie zapakowany w różne formy.

WLP pojawił się około 2000 roku. Istnieją dwa typy: Fan-in (fan-in) i Fan-Out (fan-out).Opakowanie na poziomie wafla WLP różni się od tradycyjnego opakowania.W procesie pakowania większość procesów przebiega prawidłowo.Wafel jest obsługiwany, to znaczy, że całe pakowanie (Pakowanie) jest wykonywane na waflu, a krojenie w kostkę jest wykonywane po zakończeniu pakowania.
Ponieważ krojenie w kostkę przeprowadza się po zakończeniu pakowania, rozmiar zapakowanego chipa jest prawie taki sam, jak w przypadku samego chipa, dlatego jest również nazywany CSP (pakiet w skali chipów) lub WLCSP (opakowanie z waflową skalą chipową).Ten rodzaj opakowania jest dostosowany do produktów konsumenckich.Tendencja rynkowa produktów elektronicznych jest lekka, mała, krótka i cienka, pasożytnicza pojemność i indukcyjność są stosunkowo niewielkie, a ich zalety to niski koszt i dobre odprowadzanie ciepła.
Początkowo WLP przeważnie przyjmuje typ Fan-in, który można nazwać Fan-in WLP lub FIWLP, który jest używany głównie w chipach o małej powierzchni i małej liczbie pinów.

Wraz z udoskonaleniem technologii układów scalonych obszar wióra kurczy się, a obszar wióra nie może pomieścić wystarczającej liczby pinów.Dlatego wyprowadzany jest formularz pakietu Fan-Out WLP, znany również jako FOWLP, który w pełni wykorzystuje RDL poza obszarem chipa do wykonywania połączeń.Zdobądź więcej szpilek.

FOWLP, ponieważ RDL i Bump mają być wyprowadzone na obrzeża gołego chipa, konieczne jest najpierw pokrojenie w kostkę płytki z gołym chipem, a następnie ponowne skonfigurowanie niezależnego gołego chipa w procesie wafla i na tej podstawie przez proces wsadowy i metalizuj połączenia okablowania, aby utworzyć ostateczny pakiet.Proces pakowania FOWLP przedstawiono na poniższym rysunku.

FOWLP jest obsługiwany przez wiele firm, a różne firmy mają różne metody nazewnictwa.Poniższy rysunek przedstawia FOWLP zapewniane przez duże firmy.

Niezależnie od tego, czy jest to Fan-in, czy Fan-out, połączenie między opakowaniem na poziomie wafla WLP a PCB ma postać flip-chipa, a aktywna strona chipa jest skierowana w stronę płytki drukowanej, która może osiągnąć najkrótszą ścieżkę elektryczną , co gwarantuje również wyższą prędkość i mniej skutków pasożytniczych.Z drugiej strony, dzięki zastosowaniu pakowania partiami, cały wafel może być zapakowany w całości na raz, a redukcja kosztów jest kolejną siłą napędową dla pakowania na poziomie wafla.
2. INFO
InFO (Integrated Fan-out) to zaawansowana technologia pakowania FOWLP opracowana przez TSMC w 2017 roku. Jest to integracja z procesem FOWLP, który można rozumieć jako integrację wielu procesów Fan-Out, podczas gdy FOWLP koncentruje się na Fan-Out sam proces pakowania.
InFO stworzyło miejsce na integrację wielu układów scalonych, które można zastosować do pakowania układów częstotliwości radiowych i układów bezprzewodowych, pakowania procesorów i układów pasma podstawowego oraz pakowania procesorów graficznych i układów sieciowych.Poniższy rysunek jest diagramem porównawczym FIWLP, FOWLP i InFO.

Procesor Apple do iPhone'a zawsze był produkowany przez Samsunga we wczesnych latach, ale TSMC zaczęło od Apple A11 i przyjmowało zamówienia na dwie generacje procesorów do iPhone'a jedna po drugiej.Podłącz, zmniejsz grubość, zwolnij cenne miejsce na baterie lub inne części.
Apple rozpoczął pakowanie InFO z iPhone'a 7 i będzie go nadal używać w przyszłości.iPhone 8, iPhone X, w tym inne marki telefonów komórkowych w przyszłości również zaczną korzystać z tej technologii.Dodanie Apple i TSMC zmieniło status zastosowania technologii FOWLP, co umożliwi rynkowi stopniowe akceptowanie i powszechne stosowanie technologii pakowania FOWLP (InFO).
3. FOPLP
Pakiet poziomu panelu FOPLP (Fan-out Panel Level Package) czerpie z pomysłów i technologii FOWLP, ale wykorzystuje większy panel, dzięki czemu może wytwarzać pakowane produkty, które są kilkakrotnie większe niż chipy krzemowe o średnicy 300 mm.
Technologia FOPLP jest rozszerzeniem technologii FOWLP.Proces Fan-Out jest wykonywany na większej kwadratowej płycie nośnej, dlatego nazywany jest technologią pakowania FOPLP.Jego płyta nośna panelu może być płytą nośną PCB lub szklaną płytą nośną do paneli ciekłokrystalicznych.
Obecnie FOPLP wykorzystuje nośnik PCB, taki jak 24 × 18 cali (610 × 457 mm), a jego powierzchnia jest około 4 razy większa niż wafel krzemowy 300 mm.Dlatego można go po prostu traktować jako pojedynczy proces, który można zmierzyć.Produkuj zaawansowane produkty opakowaniowe, które są czterokrotnie większe niż wafle silikonowe o grubości 300 mm.
Podobnie jak proces FOWLP, technologia FOPLP może zintegrować proces przed i po hermetyzacji, który można uznać za jednorazowy proces pakowania, dzięki czemu może znacznie obniżyć koszty produkcji i materiałów.Poniższy rysunek przedstawia porównanie między FOWLP i FOPLP.

FOPLP wykorzystuje technologię produkcji PCB do produkcji RDL.Jego szerokość i odstępy między wierszami są obecnie większe niż 10um.Sprzęt SMT służy do montażu chipów i elementów pasywnych.Ponieważ obszar panelu jest znacznie większy niż obszar płytki, można go użyć po zapakowaniu większej liczby produktów.W porównaniu z FOWLP, FOPLP ma większą przewagę kosztową.Obecnie największe światowe firmy opakowaniowe, w tym Samsung Electronics i ASE, aktywnie inwestują w technologię procesową FOPLP.
4. EMIB
EMIB (Embedded Multi-Die Interconnect Bridge) zaawansowana technologia pakowania wbudowanego mostka połączeniowego z wieloma matrycami jest proponowana i aktywnie stosowana przez firmę Intel.W przeciwieństwie do trzech zaawansowanych pakietów opisanych powyżej, EMIB jest pakietem typu podłoża, ponieważ EMIB nie zawiera TSV, dlatego też jest również podzielony na zaawansowaną technologię pakowania opartą na rozszerzeniu płaszczyzny XY.
Koncepcja EMIB jest podobna do pakietu 2.5D opartego na krzemowym interposerze, który jest lokalnym połączeniem o dużej gęstości za pośrednictwem krzemu.W porównaniu z tradycyjnym pakietem 2.5, ponieważ nie ma TSV, technologia EMIB ma zalety normalnej wydajności pakietu, bez dodatkowego procesu i prostego projektu.
Tradycyjne układy SoC, CPU, GPU, kontroler pamięci i kontroler IO mogą być wytwarzane tylko przy użyciu jednego procesu.Korzystając z technologii EMIB, CPU i GPU mają wysokie wymagania procesowe i mogą wykorzystywać proces 10 nm, jednostka IO, jednostka komunikacyjna może wykorzystywać proces 14 nm, część pamięci może wykorzystywać proces 22 nm, a zaawansowana technologia pakowania EMIB może zintegrować trzy różne procesy w jeden procesor A.Poniższy rysunek to schematyczny diagram EMIB.

W porównaniu z przekładką krzemową (interposerem), obszar chipa krzemowego EMIB jest mniejszy, bardziej elastyczny i bardziej ekonomiczny.Technologia pakowania EMIB może pakować CPU, IO, GPU, a nawet FPGA, AI i inne chipy razem w zależności od potrzeb i może pakować chipy różnych procesów, takich jak 10nm, 14nm, 22nm itp. Razem w jeden układ, dostosowując się do potrzeb elastycznego biznesu.

Dzięki metodzie EMIB platforma KBL-G integruje procesory Intel Core i procesory graficzne AMD Radeon RX Vega M, a jednocześnie ma potężną moc obliczeniową procesorów Intel i doskonałe możliwości graficzne GPU AMD, a także doskonałe ciepło doświadczenie rozpraszania..Ten chip stworzył historię i przeniósł doświadczenie z produktem na nowy poziom.

Zaawansowana technologia pakowania oparta na przedłużeniu osi Z.
Zaawansowana technologia pakowania oparta na przedłużeniu osi Z służy głównie do rozszerzania sygnału i łączenia przez TSV.TSV można podzielić na 2,5D TSV i 3D TSV.Dzięki technologii TSV wiele układów scalonych można układać pionowo i łączyć ze sobą.
W technologii 3D TSV chipy są bardzo blisko siebie, więc opóźnienie będzie mniejsze.Ponadto skrócenie długości połączeń międzysystemowych może zmniejszyć związane z tym skutki pasożytnicze i sprawić, że urządzenie będzie pracować z wyższą częstotliwością, co przekłada się na poprawę wydajności i większą redukcję kosztów.
Technologia TSV jest kluczową technologią trójwymiarowego pakowania, w tym producentów zintegrowanych półprzewodników, odlewni produkujących układy scalone, odlewni opakowań, wschodzących twórców technologii, uniwersytetów i instytutów badawczych oraz sojuszy technologicznych i innych instytucji badawczych, które przeprowadziły wiele aspektów procesu TSV .Badania i rozwój.
Ponadto czytelnicy muszą zauważyć, że chociaż zaawansowana technologia pakowania oparta na rozszerzeniu osi Z wykorzystuje głównie TSV do rozszerzania sygnału i łączenia, RDL jest również niezbędny.Na przykład, jeśli TSV górnego i dolnego układu scalonego nie mogą być wyrównane, muszą przejść RDL, aby wykonać lokalne połączenie.
5. CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) to technologia pakowania 2.5D wprowadzona przez TSMC.CoWoS polega na umieszczeniu chipa w krzemowym pośredniku (interposerze) i zastosowaniu okablowania o dużej gęstości na krzemowym adapterze do wzajemnych połączeń.Podłącz, a następnie zainstaluj na podłożu opakowania, jak pokazano na poniższym rysunku.

Zarówno CoWoS, jak i wspomniany wcześniej InFO pochodzą z TSMC.CoWoS ma Silicon Interposer, ale InFO nie.CoWoS jest skierowany na rynek high-end, a liczba połączeń i rozmiar pakietu są stosunkowo duże.InFO jest skierowany do opłacalnego rynku, z mniejszymi rozmiarami pakietów i mniejszą liczbą połączeń.
TSMC rozpoczęło masową produkcję CoWoS w 2012 roku. Dzięki tej technologii wiele chipów jest pakowanych razem, a dzięki połączeniom o dużej gęstości Silicon Interposer osiągnięto efekt małego rozmiaru opakowania, wysokiej wydajności, niskiego zużycia energii i mniejszej liczby pinów.
Technologia CoWoS jest szeroko stosowana.Nvidia GP100 i układ Google TPU2.0 za AlphaGo, który pokonał Ke Jie, używają technologii CoWoS.Za wkładem CoWoS stoi również sztuczna inteligencja AI.Obecnie CoWoS jest obsługiwany przez producentów chipów high-end, takich jak NVIDIA, AMD, Google, XilinX i Huawei HiSilicon.
6. HBM
Pamięć o dużej przepustowości HBM (High-Bandwidth Memory), przeznaczona głównie dla rynku kart graficznych wysokiej klasy.HBM wykorzystuje technologie 3D TSV i 2.5D TSV do układania w stosy wielu układów pamięci za pośrednictwem 3D TSV i wykorzystuje technologię 2,5D TSV do łączenia układanych w stos układów pamięci i procesorów graficznych na płycie nośnej.Poniższy rysunek przedstawia schematyczny diagram technologii HBM.

Obecnie HBM ma trzy wersje, a mianowicie HBM, HBM2 i HBM2E, o przepustowości odpowiednio 128 GB / s / stos, 256 GB / s / stos i 307 GB / s / stos.Najnowszy HBM3 jest nadal w fazie rozwoju.
AMD, NVIDIA i Hynix, główny standard HBM, firma AMD po raz pierwszy zastosowała standard HBM w swoich flagowych kartach graficznych z przepustowością pamięci wideo do 512 GB / s, a NVIDIA podążyła za nią, używając standardu HBM, aby osiągnąć 1 TB / s przepustowości pamięci wideo.W porównaniu z DDR5 wydajność HBM wzrosła ponad 3-krotnie, ale zużycie energii zostało zmniejszone o 50%.
7. HMC
Hybrydowa kostka pamięci HMC (Hybrid Memory Cube), jej standard jest promowany głównie przez firmę Micron, rynkiem docelowym jest rynek serwerów high-end, zwłaszcza w architekturze wieloprocesorowej.HMC wykorzystuje układy DRAM w stosie w celu uzyskania większej przepustowości pamięci.Ponadto konsola HMC integruje kontroler pamięci (kontroler pamięci) z pakietem stosu DRAM za pomocą technologii integracji 3D TSV.Poniższy rysunek przedstawia schemat ideowy technologii HMC.

Porównując HBM i HMC można zauważyć, że są one bardzo podobne.Oba układają układy DRAM i łączą je przez 3D TSV, a pod nimi znajdują się układy sterowania logicznego.Różnica między nimi polega na tym, że HBM jest połączony przez Interposer i GPU, podczas gdy konsola HMC jest instalowana bezpośrednio na podłożu, bez Interposera i 2,5D TSV pośrodku.
W stosie HMC średnica 3D TSV wynosi około 5-6um, a liczba przekracza 2000+.Układy DRAM są zwykle cieńsze do 50um, a układy są połączone 20um MicroBump.
W przeszłości kontrolery pamięci były wbudowane w procesory, więc w serwerach z wyższej półki, kiedy trzeba użyć dużej liczby modułów pamięci, konstrukcja kontrolera pamięci jest bardzo skomplikowana.Teraz, gdy kontroler pamięci jest zintegrowany z modułem pamięci, konstrukcja kontrolera pamięci jest znacznie uproszczona.Ponadto konsola HMC wykorzystuje szybki interfejs szeregowy (SerDes) do implementacji szybkiego interfejsu, który jest odpowiedni w sytuacjach, gdy procesor i pamięć są daleko.
8. Wide-IO
Technologia szerokopasmowego wejścia i wyjścia Wide-IO (Wide Input Output) jest promowana głównie przez firmę Samsung.Dotarł do drugiego pokolenia.Może osiągnąć szerokość interfejsu pamięci do 512 bitów.Częstotliwość robocza interfejsu pamięci może dochodzić do 1 GHz, a łączna przepustowość pamięci może osiągnąć 68 GB / s.To dwukrotnie większa przepustowość niż interfejs DDR4 (34 GB / s).
Wide-IO jest realizowane przez umieszczenie układu pamięci w układzie logicznym, a układ pamięci jest połączony z układem logicznym i podłożem poprzez 3D TSV, jak pokazano na poniższym rysunku.

Wide-IO ma zalety pionowego pakietu do układania w stosy architektury TSV, który może pomóc w tworzeniu mobilnej pamięci masowej z zarówno szybkością, pojemnością, jak i charakterystyką mocy, aby zaspokoić potrzeby urządzeń mobilnych, takich jak smartfony, tablety i podręczne konsole do gier.Głównym rynkiem docelowym są urządzenia mobilne wymagające niskiego zużycia energii.
9. Foveros
Oprócz opisanego wcześniej zaawansowanego opakowania EMIB, Intel wprowadził również aktywną technologię pokładową Foveros.W technicznym wprowadzeniu Intela, Foveros nazywa się 3D Face to Face Chip Stack dla heterogenicznej integracji, trójwymiarowym, heterogenicznym stosem chipów integracji face-to-face.
Różnica między EMIB a Foveros polega na tym, że ta pierwsza to technologia pakowania 2D, a druga to technologia pakowania piętrowego 3D.W porównaniu z opakowaniami 2D EMIB, Foveros jest bardziej odpowiedni dla produktów o małych rozmiarach lub produktów o wyższych wymaganiach dotyczących przepustowości pamięci.W rzeczywistości EMIB i Foveros mają niewielką różnicę w wydajności i funkcjach chipów.Oba chipy o różnych specyfikacjach i funkcjach są zintegrowane, aby odgrywać różne role.Jednak pod względem objętości i zużycia energii pojawiły się zalety łączenia w stosy Foveros 3D.Moc danych przesyłanych przez Foveros na bit jest bardzo niska.Technologia Foveros musi radzić sobie ze zmniejszeniem wysokości nierówności, zwiększeniem gęstości i technologią układania wiórów.
Poniższy rysunek przedstawia schemat ideowy technologii pakowania Foveros 3D.

Pierwszy układ scalony na płycie głównej Foveros 3D LakeField, integruje 10-nanometrowy procesor Ice Lake i 22-nanometrowy rdzeń, z kompletnymi funkcjami komputera, ale jego rozmiar to tylko kilka centów.
Chociaż Foveros jest bardziej zaawansowaną technologią pakowania 3D, nie zastępuje EMIB.Intel połączy te dwa elementy w kolejnej produkcji.
10. Co-EMIB (Foveros + EMIB)
Co-EMIB to kompleks EMIB i Foveros.EMIB jest głównie odpowiedzialny za poziome połączenie, tak że chipy różnych rdzeni są połączone ze sobą jak puzzle, podczas gdy Foveros to pionowy stos, podobnie jak wysoki budynek.Każde piętro może mieć kompletne Różne projekty, takie jak siłownia na pierwszym piętrze, budynek biurowy na drugim piętrze i mieszkanie na trzecim piętrze.
Technologia pakowania, która łączy EMIB i Foveros, nazywa się Co-EMIB, która jest bardziej elastyczną metodą wytwarzania chipów, która umożliwia łączenie chipów w poziomie podczas układania w stosy.Dlatego ta technologia może łączyć ze sobą wiele chipów 3D Foveros za pośrednictwem EMIB, aby stworzyć większy system chipów.Poniższy rysunek to schematyczny diagram technologii Co-EMIB.

Technologia pakowania Co-EMIB może zapewnić wydajność porównywalną do wydajności pojedynczego chipa.Kluczem do osiągnięcia tej technologii jest technologia wielokierunkowych połączeń wzajemnych ODI (Omni-Directional Interconnect).ODI ma dwa różne typy.Oprócz łączenia typów wind na różnych piętrach istnieją również estakady łączące różne trójwymiarowe konstrukcje, a także warstwy pośrednie między piętrami, dzięki czemu różne kombinacje wiórów mogą mieć wyjątkowo dużą elastyczność.Technologia pakowania ODI umożliwia łączenie chipów zarówno w poziomie, jak i w pionie.

Co-EMIB wykorzystuje nową metodę pakowania 3D + 2D, aby przekształcić myślenie o projektowaniu chipów z płaskiej układanki w przeszłości w stos drewna.Dlatego oprócz rewolucyjnych nowych architektur obliczeniowych, takich jak obliczenia kwantowe, można powiedzieć, że CO-EMIB utrzymuje i kontynuuje najlepsze praktyki istniejącej architektury obliczeniowej i ekologii.
11. SoIC

SoIC, znana również jako TSMC-SoIC, to nowa technologia zaproponowana przez TSMC-System-on-Integrated-Chips.Oczekuje się, że technologia SoIC TSMC będzie masowo produkowana w 2021 roku.
Czym dokładnie jest SoIC?Tak zwana SoIC to innowacyjna technologia wieloukładowego układania w stosy, która umożliwia integrację na poziomie płytek w procesach poniżej 10 nanometrów.Najbardziej charakterystyczną cechą tej technologii jest struktura wiązania bez nierówności, dzięki czemu ma większą gęstość integracji i lepszą wydajność pracy.
SoIC obejmuje dwie formy techniczne: CoW (Chip-on-Wafer) i WoW (Wafer-on-Wafer).Z opisu TSMC, SoIC jest bezpośrednim połączeniem WoW Wafer-to-Wafer lub CoW Chip-to-Wafer Technologia łączenia należy do technologii Front-End 3D (FE 3D), podczas gdy wspomniane wcześniej InFO i CoWoS należą do Back-End Technologia 3D (BE 3D).TSMC i Siemens EDA (Mentor) współpracowały nad technologią SoIC i uruchomiły powiązane narzędzia do projektowania i weryfikacji.
Poniższy rysunek przedstawia porównanie integracji 3D IC i SoIC.

W szczególności proces produkcji SoIC i 3D IC jest nieco podobny.Kluczem SoIC jest zrealizowanie struktury skrzyżowania bez nierówności, a gęstość jego TSV jest wyższa niż w przypadku tradycyjnego układu scalonego 3D, który można zrealizować bezpośrednio za pomocą bardzo małego TSV.Wzajemne połączenie między warstwami chipów.Powyższy rysunek przedstawia porównanie gęstości TSV i rozmiaru wypukłości między 3D IC i SoIC.Można zauważyć, że gęstość TSV SoIC jest znacznie wyższa niż gęstość 3D IC.W tym samym czasie połączenia między jego chipami również wykorzystują technologię bezpośredniego łączenia typu no-bump.Rozstaw wiórów jest mniejszy, a gęstość integracji większa.Dlatego też jej produkty są lepsze od tradycyjnych.3D IC ma większą gęstość funkcjonalną.
12. X-Cube
X-Cube (eXtended-Cube) to zapowiedziana przez firmę Samsung zintegrowana technologia 3D, która może pomieścić więcej pamięci na mniejszej przestrzeni i skrócić odległość sygnału między jednostkami.
X-Cube jest używany w procesach wymagających wysokiej wydajności i przepustowości, takich jak 5G, sztuczna inteligencja, urządzenia do noszenia lub urządzenia mobilne oraz aplikacje wymagające dużej mocy obliczeniowej.X-Cube wykorzystuje technologię TSV do układania SRAM na górze jednostki logicznej, która może pomieścić więcej pamięci na mniejszej przestrzeni.
Na diagramie wyświetlania technologii X-Cube widać, że w przeciwieństwie do poprzedniego równoległego pakowania wielu układów 2D, pakiet X-Cube 3D umożliwia układanie i pakowanie wielu chipów, dzięki czemu gotowa struktura chipa jest bardziej zwarta.Do łączenia chipów wykorzystywana jest technologia TSV, która zmniejsza zużycie energii przy jednoczesnym zwiększeniu szybkości transmisji.Technologia zostanie zastosowana w najnowocześniejszych 5G, AI, AR, HPC, chipach mobilnych, VR i innych dziedzinach.

Technologia X-Cube znacznie skraca odległość transmisji sygnału między chipami, zwiększa prędkość transmisji danych, zmniejsza zużycie energii i może dostosować przepustowość i gęstość pamięci do potrzeb klienta.Obecnie technologia X-Cube może już obsługiwać procesy 7nm i 5nm.Samsung będzie nadal współpracował z globalnymi firmami zajmującymi się półprzewodnikami, aby wdrożyć tę technologię w nowej generacji wysokowydajnych chipów.
Wniosek Zaawansowana technologia pakowania
W tym artykule opisujemy 12 najbardziej popularnych obecnie zaawansowanych technologii pakowania.Poniższa tabela przedstawia poziome porównanie tych głównych, zaawansowanych technologii pakowania.

Z porównania widać, że pojawienie się i szybki rozwój zaawansowanych opakowań to głównie ostatnie 10 lat.Jego technologia integracji obejmuje głównie 2D, 2,5D, 3D, 3D + 2D, 3D + 2,5D, a jej gęstość funkcji jest również niska., Średni, wysoki i wyjątkowo wysoki.Obszary zastosowań obejmują 5G, sztuczną inteligencję, urządzenia do noszenia, urządzenia mobilne, serwery o wysokiej wydajności, obliczenia o wysokiej wydajności, grafikę o wysokiej wydajności i inne dziedziny.Główni dostawcy aplikacji to TSMC, Intel, SAMSUNG i inni znani producenci chipów, co również odzwierciedla trend integracji zaawansowanych opakowań i produkcji chipów.

Na koniec podsumujmy: celem zaawansowanych opakowań jest:

Popraw gęstość funkcji, skróć długość połączeń, popraw wydajność systemu i zmniejsz całkowite zużycie energii.

Zaawansowane pakowanie stawia również nowe wymagania dla narzędzi EDA.Narzędzia EDA muszą być w stanie obsługiwać projekty FIWLP, FOWLP, 2.5D TSV i 3D TSV, a także muszą obsługiwać projektowanie wieloskładnikowe, ponieważ produkt ma przekładkę krzemową (inteposer), a substraty opakowaniowe (podłoże) są często zintegrowane ze sobą , a główne firmy EDA uruchomiły nowe narzędzia wspierające projektowanie i weryfikację zaawansowanych opakowań, w tym Synopsys, Cadence, Siemens EDA (Mentor) aktywnie uczestniczą.

Poniższy rysunek przedstawia zrzut ekranu zaawansowanego projektu pakietu narzędzia Siemens EDA XPD.Projekt obejmuje projekt 3D TSV i 2.5D TSV, Interposer, Substrate, FlipChip, Microbump, BGA i inne elementy, które są szczegółowe i dokładne w narzędziu EDA.